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1、wordEDA实验报告数字秒表的设计指导老师：谭会生班级：电技1503学号：15401700314：冯博交通工程学院2017.10.28 实验二数字秒表电路的设计一、实验目的1.学习Quartus 软件的使用方法。 2.学习GW48系列或其他EDA实验开发系统的基本使用方法。 3.学习VHDL程序的基本结构和基本语句的使用。二、实验容设计并调试一个计时围为0.01s1h的数字秒表，并用GW48系列或其他EDA实验开发系统进行硬件验证。三、实验要求 1.画出系统的原理框图，说明系统中各主要组成部分的功能。 2.编写各个VHDL源程序。 3.根据系统的功能，选好测试用例，画出测试输入信号波形或编好
2、测试程序。 4.根据选用的EDA实验开发装置偏好用于硬件验证的管脚锁定表格或文件。 5.记录系统仿真，逻辑综合及硬件验证结果。 6.记录实验过程中出现的问题及解决方法。四、实验条件1.开发软件：Quartus 13.0. 2.实验设备：GW48系列EDA实验开发系统。 3.拟用芯片：EP3C55F484C7五、实验设计 1.设计思路要设计一个计时为0.01S1h的数字秒表，首先要有一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。其次，除了对每一个计数器需要设置清零信号输入外，还需为六个技术器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控制开关。因此数字秒表可由一个
3、分频器、四个十进制计数器以及两个六进制记数器组成，如图1所示。系统原理框图2.VHDL程序 （1）3MHz100Hz分频器的源程序CLKGEN.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN IS PORT(CLK: IN STD_LOGIC; -3MHZ信号输入 NEWCLK: OUT STD_LOGIC); -100HZ计时时钟信号输出END ENTITY CLKGEN;ARCHITECTURE ART OF CLKGEN IS SIGNAL TER: INTEGER RANGE 0 TO 10#239999#; -十进制
4、计数预置数 BEGIN PROCESS(CLK) IS BEGIN IF CLK EVENT AND CLK=1THEN IF TER=10#239999#THEN TER=0; -3MHZ信号变为100MHZ，计数常熟为30000 ELSE TER=TER+1; END IF; END IF; END PROCESS; PROCESS(TER) IS -计数溢出信号控制 BEGIN IF TER=10#239999#THEN NEWCLK=1; ELSE NEWCLK=0; END IF; END PROCESS;END ARCHITECTURE ART;六进制计数器的源程序T6.VHDLI
5、BRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY T6 IS PORT(CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC);END ENTITY T6;ARCHITECTURE ART OF T6 IS SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(C
6、LK,CLR,ENA) IS BEGIN IF CLR=1THEN CQI=0000; ELSIF CLKEVENT AND CLK=1THEN IF ENA=1THEN IF CQI=0101 THEN CQI=0000; ELSE CQI=CQI+1; END IF; END IF; END IF; END PROCESS; PROCESS(CQI) IS BEGIN IF CQI=0000 THEN CO=1; ELSE CO=0; END IF; END PROCESS; CQ=CQI;END ARCHITECTURE ART; 十进制计数器的源程序T10.VHDLIBRARY IEE
7、E;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY T10 IS PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA: IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC );END ENTITY T10;ARCHITECTURE ART OF T10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR,EN
8、A) IS BEGIN IF CLR=1 THEN CQI=0000; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THEN IF CQI=1001 THEN CQI=0000; ELSE CQI=CQI+1;END IF; END IF; END IF; END PROCESS; PROCESS(CQI) IS BEGIN IF CLKEVENT AND CLK=1 THEN IF CQI1001 THEN CO=0; ELSE CO=1;END IF; END IF; END PROCESS; CQCLK, NEWCLK=S0); -名字关联 U1: T1
9、0 PORT MAP(S0, CLR, ENA, DOUT(3 DOWNTO 0), S1); U2: T10 PORT MAP(S1, CLR, ENA, DOUT(7 downto 4), S2); -位置关联 U3: T10 PORT MAP(S2, CLR, ENA, DOUT(11 DOWNTO 8), S3); U4: T6 PORT MAP(S3, CLR, ENA, DOUT(15 DOWNTO 12), S4); U5: T10 PORT MAP(S4, CLR, ENA, DOUT(19 DOWNTO 16), S5); U6: T6 PORT MAP(S5, CLR, ENA, DOUT(23 DOWNTO 20); U7: CTRLS PORT MAP(CLK2,SEL); U8:
