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1、Chap1 绪论1、IC产品从设计到芯片产品的产业链流程，了解步骤从设计、制造、封装、测试到芯片产品 设计：从系统设计到版图设计 制造： 掩模版（光罩版、Mask）制作： 对每层版图都要制作一层掩模版，实际是光刻工序的次数； 除金属层外，一般CMOS电路至少需要10层以上掩模版晶圆制造（光刻）（Wafer Manufacturing） 封装：先进行晶圆切割；封装可以满足以下几个需要：封装给予芯片机械支撑；封装协助芯片向周围环境散热，保护芯片免受化学腐蚀；封装引脚可以提供芯片在整机中的有效焊接封装方式：DIP、PGA、BGA 测试： 中测（晶圆测试、 Wafer Testing ）：晶圆制造完成
2、后的测试 成测（成品测试、Final Testing ）：芯片封装完成后的测试，需对每个芯片进行测试2、IC设计中需要考虑的因素 满足功能要求； 满足性能要求：速度、功耗（稍加展开论述！） 降低芯片成本：设计成本，制造成本，测试成本（采用可测试性设计（DFT）方法） 延长芯片使用寿命；缩短芯片面市时间（Time-to-Market）Chap3 逻辑门单元时延 = -(+)ln0.5=0.69转换时间 = -(+)ln0.9=2.2下拉网络NOMS的等效电阻；上拉网络NOMS的等效电阻 1、 逻辑门时延的等效电阻时延估算模型 2、能够根据逻辑表达式画出CMOS静态逻辑门电路（Transistor
3、-level） 2-NAND和2-NOR的电路实例Chap4 组合逻辑网络互连线（Interconnect）的RC传输线及 Elmore时延模型互连线（Interconnect）特性： RC传输线、 Elmore时延模型1、连线可以看作RC传输线（分布式RC寄生参数）把连线分为一系列无限小的RC电路节（忽略电感），每一节由一个微分电阻和一个电容表征：基本的传输线参数是ri, ci。电容主要是对地的耦合电容2、连线时延估算：Elmore时延模型连线的Elmore时延模型 （1）把RC传输线看成n节RC电路的串连 （2）时延是各线段时延之和：E = r(n - i)c = 0.5 rcn(n-1)
4、 在n节上所有节电阻和电容都相等 电阻ri需要对下游的每段电容充电 （3）时延以线长平方的速度增长 （4）最小的rc积意味着在线长增加时增加的最小时延Elmore时延模型定义通过线性网络的时延为：二端口网络的脉冲响应的一阶矩。对于RC网络已经比较精确，因此广泛用于处理RC传输线，但不能精确描述电感性连线。互连线（Interconnect）时延优化（Optimization）的基本方法（今年的复习大纲上没有）Optimization techniques：1、Redesign the wires layout to reduce the amount of coupling capacitanc
5、e between wires Increase the spacing between critical signals minimize required adjacency regions.2、 Assume （for following slides） Take into account coupling only to wires in adjacent tracks. Coupling/crosstalk is proportional to adjacency lengthChap5 时序机1、 时序电路设计的建立时间约束和保持时间约束时钟周期(建立时间)约束：时钟规则 时钟周期
6、 最长组合逻辑时延（关键路径时延）考虑寄存器本身的信号传播时延 时钟周期 寄存器传播时延 + 最长组合逻辑时延再考虑建立时间 时钟周期 寄存器传播时延 + 最长组合逻辑时延 + 建立时间考虑时钟偏差的时钟周期(建立时间)约束保持时间约束：保持时间 寄存器传播时延 + 最短组合逻辑时延 考虑时钟偏差的保持时间约束 （最短路径形成了保持时间的约束）2、 主从结构、边沿触发的D触发器：电路、工作原理 触发器的主从结构 （主从两个锁存器串联，时钟反相）QD 触发器的主从操作和边沿触发f = 0：输出数据环节 主锁存器被禁止（处于数据输出相位，不可以输入数据），从锁存器有效（处于数据输入相位， 输出跟随
7、输入）。由于此时主锁存器输出（即从锁存器的输入）是稳定的，所以从锁存器输出数据也是稳定的f = 1：输入数据环节 主锁存器有效（处于数据输入相位， 可以同时输出数据）， 从锁存器被禁止（处于数据输出相位，不可以输入数据） ，维持老的输出以上下降沿触发，相位互换就可形成上升沿触发Example：D触发器（1） 用反相器反馈和传输门 边沿触发操作由主-从结构保证 CLK1：输出数据；CLK0，输入数据 上升沿触发Chap6 功能模块电路1、 数字系统设计的一般结构及其组成部分的功能可将数字系统划分成：可重用的电路组件(组合、时序)面向特定应用的状态机控制器 控制逻辑：用于组织、协调数据通道的操作
8、数据通道：包括加法器、算术/逻辑运算单元(ALU)、乘法器、移位器。功能：对不同的数据集执行重复操作 存储器：存储数据 总线：将各个部件连接在一起，使各个部件之间方便地进行信息交换2、画出SRAM核心单元（6T）的管级电路图并简述其工作原理 SRAM 静态随机存储器：在电源有效时，SRAM可以保持数据值，不需刷新 SRAM cell 使用了6个晶体管的电路来存储数值。 数据值的存储是对称的（ symmetrical），数据值与它的互补值（ complement ）存储在交叉耦合（ cross-coupled ）的晶体管中中间的4个管子存储数据 (两个循环相连的反相器)，边上的两管子控制选通读：
9、 (1) 对bit和bit预充电到电源电压VDD(2) 通过行译码器把select置高(3) 其中一个位线将被拉低写：(1) 把bit/bit 设置成想要的值（互补）(2) 把select置高(3)驱动位线，如果与原数据相反的话，则状态翻转 位线的电容大于内部反相器的电容Chap7设计模式和设计流程适用于半定制设计模式的VLSI设计流程 ：了解流程中各主要步骤Step 1: 系统结构设计和仿真（高层级行为描述） Requirement Analysis & Specification（需求和技术规格分析）确定系统功能和性能；确定系统构架 System Design（系统设计）根据以上技术要求，
10、用行为（算法）描述其实现；采用VHDL、Verilog等硬件描述语言HDL，或SystemC、 SystemVerilog 、C/C等高层描述语言（系统描述语言） System Functional Simulation（系统功能仿真） 仿真器：支持行为级描述；对系统进行功能仿真Step 2: RTL设计与仿真（RTL硬件描述、仿真） Behavioral （High Level）Synthesis（行为级设计的综合） RTL Design（RTL级设计）：用 VHDL or VerilogHDL编写RTL 级 RTL级的仿真 FPGA原型验证Step 3: 逻辑设计与仿真（逻辑综合与优化）
11、逻辑综合 门级功能仿真与动态时序分析 形式验证 静态时序分析Step 4: 版图 利用工具完成布局与布线 为制造进行DRC与ERCChap9 RTL设计与仿真1、 数字系统的设计一般结构及其组成部分的功能2、Verilog HDL数据流建模中连续赋值语句和行为建模的过程赋值语句的区别，过程赋值语句的阻塞式赋值语句和非阻塞式赋值语句的区别连续赋值语句和过程复赋值语句的区别： 连续赋值语句： 语句的目标类型必须是线网型变量；连续赋值语句以assign开始，是基于电平敏感的行为，总处于活动状态；不同的连续赋值语句之间是并行执行的，没有语句次序上的关系；多用于组合逻辑电路。 过程赋值语句 行为建模赋值
12、语句只能对寄存器变量进行赋值；由initial和always结构组成；在initial块中，过程性赋值只顺序执行一次，而在always块中，每一次满足always的条件时，都要顺序执行一次该always块中的语句；有阻塞式赋值语句和非阻塞式赋值语句；多用于顺序行为建模。 过程赋值语句的阻塞式赋值语句和非阻塞式赋值语句的区别 阻塞式赋值语句 纯粹的串行过程语句，在一组阻塞赋值语句中，执行按顺序进行，只有执行完了前一条语句，后一句才能执行；以“=”作为赋值符号。 非阻塞式赋值语句 体现一定程度的并行特征，一组非阻塞赋值语句没有前后顺序关系，它们在同一时刻开始计算表达式右边，而对目标的赋值在将来的某
13、个时刻发生；以“=”作赋值符号。Chap10逻辑综合与时序仿真1、 逻辑综合过程中施加的Timing Constraints：要做到能够用图示来说明 Objective(对象): Define the timing constraints for all paths within a design（在一个设计内为所有通路定义时序约束） 1. The internal (between register) paths（寄存器之间的内部通路） 2. All input paths （所有的输入通路）3. All output paths （所有的输出通路） 1、Creating a clock c
14、onstrains timing paths between registers（创建一个时钟来约束寄存器之间的时序通路）2、输入通路约束 3、输出通路约束2、 STA：工作原理、主要步骤 静态时序分析（STA）决定在没有动态模拟的情况下，电路是否满足时序约束 STA有三个主要步骤：Step1：将设计分解成一组时序路径Step2：计算每个路径的延时Step3：确定每个路径是否满足时序约束要求 Step1实际是将逻辑电路网表转换成拓扑图，图中的节点(node)代表电路中的pin，节点之间的边(edge)表示pin到pin的信号传播timingChap11 版图设计与验证VLSI版图设计流程：需了解流程中各主要步骤 设计验证、逻辑综合、布线布局、版图验证 布线布局主要流程： 布线布局主要流程：综合、设计安装、布局规划、时序设计、放置、时钟树综合（CTS）、路由、机械设计 版图验证主要流程：功能验证、时序验证；DRC（设计规则检测）, ERC（电气规则检测）, LVS（版图电路图对比检测）Chap12 SoC设计概述1、 SoC的概念，一个SoC一般由哪几个种类的IP构成 SoC的
