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1、Quartus常见错误分析2011-06-15 10:031.Found clock-sensitive change during active clock edge at on register 原因：vector source file中时钟敏感信号（如：数据渀零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑vector source file2.Verilog HDL assignment warning at : truncated with size to match size of target (原因:在HDL设计中
2、对目标的位数进行了设定,如:reg4:0 a;而默认为32位,将位数裁定到合适的大小措施:如,无须加以修正,如果不想看到这个警告,可以改变设定的位数3.All reachable assignments to data_out(10) assign 0, register removed by optimization原因:经过综，输出端口已经不起作用了4.Following 9 pins have nothing, GND, or VCC driving datain port - changes to this connectivity may change fitting results
3、原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋0，便会被接地，赋1接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning5.Founs ing as undefined clocks and/or memory enables原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。措施:如果clk不是时钟，可以加“not clock”的约束；如果是，可以在cloc
4、k setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:AssignmentsTiming analysis settings.Individual clocks.6.Timing characteristics of device EPM570T144C5 are preliminary原因:因为MAXII 是比較新的元件在 QuartusII 中的時序并不是正式版的,要等 Service Pack措施:只影响 Quartus 的 Waveform7.Warnilock latency analysis for PLL offsets is supported
5、 for the current device family, but is not enabled措施:将setting中的timing Requirements&Option- Timing Setting-setting-Enable Clock Latency中的on改成OFF8.Found clock high time violation at 14.8 ns on register |counter|lpm_counter:count1_rtl_0|dffs11原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold时间措施:在中间加个
6、寄存器可能可以解决问题9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay原因:时钟抖动大于数据延时,当时钟很快，而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现措施：setting-timing Requirements&Options-Default required fmax 改小一些，如改到510.Design contains input pin(s
7、) that do not drive logic原因:输入引脚没有驱动逻辑(驱动其他引脚）,所有的褀有输入逻辑措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.11.Warning：Found clock high time violation at 8.9ns on node TEST3.CLK原因：FF中输入的PLS的保持时间过短措施：在FF中设置较高的时钟频率12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -(s) analyzed
8、as buffer(s) resulting in clock skew原因:如果你用的 CPLD 只有一组全局时钟时，用全局时钟分频产生的另一个时钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW)。会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。措施:如果用有两组以上全局时钟的 F舀片，可以把第二个全局时钟作为另一个时钟用，可以解决这个问题。13.Critical Warning: Timing requirements were not met. See Report window for details.原因：时序要求未满足，措施：双击Compilation
9、 Report-Time Analyzer-红色部分（如clock seclk等）-左键单击list path,查看fmax的SLACK REPORT再根据提示解决,有可能是程序的算法问题14.Cant achieve minimump and hold rement along path(s). See Report window for details.原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关,一般是由于多时钟引起的措施：利用Compilation Report-Time Analyzer-红色部分（如clock hold:clk等），在slack中观察是
10、hold time为负值还是setup time 为负值，然后在gnment-Assignment Editor-To中增加时钟名(from node finder)，Assignment Name中增加 多时钟有关的Multicycle 和Multicycle Hold选项，如hold time为负，可使Multicycle hold的值multicycle,如设为2和1。15: Cant analyze file - file E:rtusii/*/*.v is missing原因：试图编译一个不存在的文件，该文件可能被改名或者删除了措施：不管他，没什么影响16.Warning: Cant
11、 find signal in vector source file for input pin |whole|clk10m原因：因为你的波形仿真文件（ vectorce file ）中并没有把所有的输入信号(input pin)加进去，对于每一个输入都需要有激励源的17.Error: Cant name logic scfifo0 of instance inst - has same name as current design file原因：模块的名字和project的名字重名了措施：把两个名字之一改一下，一般改模块的名字18.Warning: Using design file lpm
12、_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0原因：模块不是在本项目生成的，而是直接copy了别的项目的原理图和源程序而生成的，而不是用QUARTUS将文件添加进本项目措施：无须理会，不影响使用19.Timing characteristics of device are preliminar
13、y原因：目前版本的Quart匀对该器件提供初步的时序特征分析措施：如果坚持用目前的器件，无须理会该警告。关于进一步的时序特征分析会在后续版本的Quartus得到完善。20.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family原因：用analyze_latches_as_synchronous_elements setting可以让Quaruts II来分析同步锁存，但目前的器件不支持这个特性措施：无须理会。
14、时序分析可能将锁存器分析成回路。但并不一定分析正确。其后果可能会导致显示提醒用户：改变设计来消21.Warning:Found xx output pins without output pin load capacitance assignment（网友：gucheng82提供）原因：没有给输出管教指定负载电容措施：该功能用于估算TCO和功耗，可以不理会，也可以在Assignment Editor中为相应的输出管脚指定负载电容，以消除警告22.Warning: Found 6 no in clock paths whay be acting as ripple and/or gated clocks - node(s) analyzed as buffer(s) reng in clock s原因：使用了行波时钟或门控时钟，把触发器的输出当时钟用就会报行波时钟，将组合逻辑的输出当时钟用就会报门控时钟措施：不要把触发器的输出当时钟，不要将组合逻辑的输出当时钟，如果本身如此设计，则无须理会该警告23.Warning (10268): Verilog HDL information at lcd7106.v(63): Always Construct contains both blocand non-blocking assignments原因： 一个
