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1、第一章 逻辑代数基础.1、用布尔代数的基本公式和规则证明下列等式。1。2 、求下列函数的反函数。13、写出下列函数的对偶式。14、证明函数F 为自对偶函数。1.5 、用公式将下列函数化简为最简 “与或”式.1。6 、逻辑函数。若 A、 、 C 、D、的输入波形如图所示,画出逻辑函数 F 的波形。 17 、逻辑函数 F 1 、F 2 、 F 3 的逻辑图如图 35 所示,证明 F 1 = 2 =F 3 。1.8 、给出“与非门、“或非”门及“异或”门逻辑符号如图 3 （ a ）所示,若 A 、 B的波形如图 3 （ b），画出F 1 、F 2 、 F 3 波形图。1。9 、用卡诺图将下列函数化为
2、最简“与或”式.1 、将下列具有无关最小项的函数化为最简“与或式；11 、用卡诺图将下列函数化为最简“与或”式；1.12用卡诺图化简下列带有约束条件的逻辑函数 1.13 、用最少的“与非”门画出下列多输出逻辑函数的逻辑图.第二章 门电路 2。1 由 T门组成的电路如图 1所示,已知它们的输入短路电流为 Iis =1.6,高电平输入漏电流I i = 40。试问：当AB=1 时, G 的 灌电流（拉，灌）为 3.2mA; 0 时， G 1 的拉电流（拉，灌）为120。 22 图 2。2中示出了某门电路的特性曲线,试据此确定它的下列参数：输出高电平U OH= 3V ；输出低电平 UL 。3V ;输入
3、短路电流I i = 1。4mA ;高电平输入漏电流 I H 00mA ;阈值电平U 1。5V ;开门电平 O = 1.5V ；关门电平U OFF= 1.5V;低电平噪声容限UL = 1.V ；高电平噪声容限 U NH = 1。V ;最大灌电流 IOLx= 15mA；扇出系数 10. 3L门电路输入端悬空时,应视为 高电平；（高电平，低电平，不定)此时如用万用表测量其电压，读数约为4 (36V , V， V）。 2。 CT4 、 T74H 、 CT74S 、 CT7L 四个系列的T 集成电路,其中功耗最小的为CT74LS;速度最快的为C4S ；综合性能指标最好的为 CT4S 。2。 M 门电路的
4、特点：静态功耗极低（很大，极低）；而动态功耗随着工作频率的提高而增加(增加,减小，不变）；输入电阻很大 ( 很大,很小）;噪声容限 高(高，低，等）于 TTL 门. 26 集电极开路门（ C 门)在使用时须在 输出与电源 之间接一电阻（输出与地，输出与输入,输出与电源)。2. 若 2 的悬空的输入端接至0.3V，结果如下表。 输入悬空时为高电平, “ 0 ” , M =.V , 三态门输出为高阻， M 点电位由后面“与或非”门的输入状态决定,后面与门中有一输入为0 ，所以 M =0V。 2.10 2。 上图中门 1 的输出端断了，门 2 、 3、 为高电平输入,此时 VM =1。6V 左右.
5、不能正常工作，因为不能同时有效，即不能同时为低电平。23 图为由 TTL “与非”门组成的电路，输入 A 、 B 的波形如图所示,试画出 V 0的波形。4 图中门 1 、 2 、 3 均为 TTL 门电路，平均延迟时间为 20s，画出 V O 的波形。 2-81 、 1 =BCDEY =A+B+CD+ 2 、该扩展方法不适用于 T 门电路.对与门而言，当扩展端C=0。V 时，其输入电压约为 1 ,已大于 U iLmax （。8V) ;对或门而言，当扩展端 C=UOmn =4时，其输入电压约为 。7,已小于 imin （V) ；2-9 21乙的说法正确，因为该点的电压有可能是变化的,此时万用表测
6、得的是电压的平均值, 。8V 的读数完全正常。 3。6 结果如下表: 。7 1。 真值表 ：3。 表达式: F2 =M ， 38 1 、真值表 331 12把 BD 84 码 转换为 BCD5421 码 ,前五个数码不需改变，后五个数码加 3。据此可得加数低两位的卡诺图，所以 3。14 、 2、用八选一数据选择器和门电路实现.。5 用 8 选 1数据选择器实现下列函数： 第四章 触发器和定时器4。 。2 ( 1 )特性表 (CP=0 时，保持;CP= 时如下表 )（2） 特性方程 ()该电路为锁存器（时钟型D 触发器）。 C=0 时，不接收D 的数据； P时，把数据锁存。 （但该电路有空翻 ）
7、 4.3 (1） 、 C=0 时该电路属于组合电路; C=1 时是时序电路。 （2） 、（） 、输出 Q 的波形如下图。4.45 46 4.1 、 CP 作用下的输出 Q 2和 Z 的波形如下图；2 、 对 CP三分频。 4.8由得 D 触发器转换为K触发器的逻辑图如下面的左图;而将 J- 触发器转换为 D 触发器的逻辑图如下面的右图。 4.11 1 、55 定时器构成多谐振荡器。 2 、 u c， uo 1,u o 2 的波形 、 u o 1 的频率 ， o 的频率f 2 =58H z 、如果在555 定时器的第 脚接入 V的电压源,则 u o 1 的频率变为 4。12 图 （a） 是由 5
8、5 定时器构成的单稳态触发电路。1 、工作原理(略）； 2 、暂稳态维持时间tw =1.RC=10ms( 改为 1） ； 3 、u c和 uo 的波形如下图：4 、若 u i 的低电平维持时间为 15m s ，要求暂稳态维持时间 tw 不变，可加入微分电路。13 由5 定时器构成的施密特触发器如图 （）所示 1 、电路的电压传输特性曲线如左下图； 2 、 u o 的波形如右下图； 、为使电路能识别出 u i 中的第二个尖峰，应降低 555 定时器 脚的电压至 3V 左右。 4 、在 55 定时器的 7脚能得到与 脚一样的信号,只需在 脚与电源之间接一电阻。 4。14延迟时间 t d=1。 1
9、01s 扬声器发出声音的频率 .第五章时序数字电路5。1 解： 5.2 解： 5 解： 逻辑功能:可自启动的同步五进制加法计数器.5. 逻辑功能：移位寄存器型四进制计数器。5。556解:（ 1 ）当X1 X “ ” ;初始状态为“0 ” 时:逻辑功能:电路实现 2分频。( 2 ）当 X 2 =“ 1 ”;初始状态为“ ”时逻辑功能: 电路实现 分频。 ( ）当X 1 2 = “ 11 ” ；初始状态为“ 00 ” 时：逻辑功能： 电路实现 4 分频.5。7。8 （）基本 R 触发器 （） ; (） 同步 RS触发器（ ）； (） 主从 JK 触发器 （能 ）； （4）维持阻塞 触发器( 能 )
10、; （） 边沿 JK触发器 （ 能 ) ; （6） MS主从 D 触发器（能）。 5. 根据题意,很容易画出下面的逻辑图：。0解:四种状态应使用 个触发器。设：1 =Y1 ,0 =Y0 用 D 触发器设计； .1 解：用 J K 触发器设计一个 进制计数器, 1 0 为变量译码器的输入。 。1 解： 5.13解:设 S 0 :初始及检测成功状态； S 1:输入一个“ ” 状态; S ：输入“ 1 ” 状态; S 3 ：输入“ 10 ” 状态； X :输入； Z ：输出。 从 JK 的卡诺图可以看出电路的简化结果相似,以方案三画逻辑电路 。14 解：从时序图可得出状态图为: .1 解:方法一：从
11、时序图中可以看出将 Y 、 Y 2、Z为输出时，每经过 个时钟为一个循环.同理，从卡诺图可以求出:方法二:从时序图中可以看出 1 Y2 的状态为 00 01 00 .设：则状态图、状态表为： 显然，方法二的结果比方法一的结果要简单得多。其逻辑图为： 51 解： Z 的状态为 00 、 1 、1、1 ,所以设:输出= ； W 0；输入：X 5.17解： 1 、状态转换图2。Qd 对CP 十分频， Qd的占空比是 50%. 518 答案: 图（a) 是七进制计数器，图(b） 是十进制计数器,图 (） 是十进制计数器 (67 .。 15 6) 1 、若将图 （a)中与非门 G 的输出改接至 r端,而
12、令 LD ，电路变为六进制 2 、图 （b） 电路的输出采用的是余 三码。9 答案:方法是用 0 6 0 ,高位用0101作译码状态，低位用100 作译码状态，由此得到了置数端 D的连接方式.20答案：图 （a） 为三进制,图 (） 为四进制,图（c）为七进制，图 () 为十二进制,图 （e） 为三十七进制。21 解： . 对应CP 的输出 Qa d Qc和 Qb的波形和状态转换图如下图: 2 、按 Q aQd Qc Qb 顺序电路给出的是 BCD 521 码3 、按 d bQ 顺序电路给出的编码如下图: 5 答案： 当 MN为各种不同输入时，可组成四种不同进制的计数器 第六章大规模集成电路6
13、.1填空 1 、按构成材料的不同,存储器可分为磁芯和半导体存储器两种。磁芯存储器利用 正负剩磁 来存储数据；而半导体存储器利用 器件的开关状态 来存储数据。两者相比，前者一般容量较 大；而后者具有速度快 的特点。 2 、半导体存储器按功能分有 RM 和RM 两种. 3 、ROM 主要由 地址译码器和 存储矩阵 两部分组成。按照工作方式的不同进行分类，RM 可分为 固定内容的 R、 PRO 和 EPM 三种. 4 、某 PRO有 8数据线，13 位地址线，则其存储容量为 2 3 。 5 、 PL一般由与 M 、 或 OM 和 反馈逻辑网络 三部分组成。2 。6。4.6。6第七章数模与模数转换器7.1 填空 1 、
