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1、电子技术课程设计(数电部分）简易数字钟 二一二年十一月 基于EDA的简易数字钟设计第一章 设计背景与要求1一设计背景1二设计要求1第二章 系统概述112第三章 单元电路设计与分析223(1)脉冲发生电路（分频模块）3(2)60进制计数器模块5(3)24进制计数器模块6(4)两片60进制计数器和一片24进制计数器联级构成24小时电路89(1)4位显示译码模块9(2)整点报时电路原理及模块设计12(3)校正开关及脉冲按键消抖动处理模块14(4)12小时制与24小时制的切换电路15第四章 电路的调试过程1919194.3功能的测试方法、步骤，记录的数据19第五章 结束语202020参考文献：21第一
2、章 设计背景与要求一设计背景在公共场所，例如车站、码头，准确的时间显得特别重要，否则很有可能给外出办事即旅行袋来麻烦。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确度和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。数字钟是一种典型的数字电路，包括了组合逻辑电路和时序电路。二设计要求设计一个简易数字钟，具有整点报时和校时功能。（1）以四位LED数码管显示时、分，时为二十四进制。（2）时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。（3）整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响4次，响1s、
3、停1s，直到整点前一秒以高频响1s，整点时结束。（4）用两个按键分别控制“校时”或“校分”。按下校时键时，是显示值以023循环变化；按下“校分”键时，分显示值以059循环变化，但不产生对时的进位。 第二章 系统概述数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为10MHZ，通过分频获得所需脉冲频率（1Hz,1KHz,500Hz）。为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计
4、数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，7个7段码（4个用于显示时分）,小数点用于显示秒，所以通过74153选择器和一个7448显示译码器配合，根据计数器的信号进行数码管的动态显示。整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。校分校时功能由防抖动开关、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数
5、脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的10Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。分频模块，60进制计数器模块，24进制计数器模块，4位显示译码模块，正点报时电路模块，校正开关及脉冲按键消抖动处理模块第三章 单元电路设计与分析（1）分频模块，设计一个7级倍率为
6、10 的分频电路，输入频率为10MHz，输出频率分别为1Hz、10Hz、100 Hz、1kHz、10kHz、100kHz、1MHz，7组占空比为50%的脉冲信号。（2）60进制计数器模块，采用两片74160级联。（3）24进制计数器模块，采用两片74160级联。（4）4位显示译码模块，由分频器，计数器，数据选择器，七段显示译码，3-8线译码器构成一个4位LED数码显示动态扫描控制电路。其中4位计数器用7490，数据选择器用74153，七段显示译码器部分采用AHDL硬件描述语言设 计。（5）正点报时电路模块，该模块采用与门和数据选择器74153构成（6）脉冲按键消抖动处理模块，采用D触发器实现消
7、抖动，从而能够比较精确地设定时间。基本计时电路子模块的设计及工作原理分析(1)脉冲发生电路（分频模块）脉冲发生电路将实验箱10MHz的频率分频成1Hz（供系统时钟），10Hz（快速校分、校时）以及1KHz和500KHz（供整点报时电路）。首先，设计一个十分频电路，选用7490二五进制计数器，输入CLKA，输出QA为二进制计数器；输入CLKB,输出QD、QC、QB为五进制计数器。SET9A、SET9B为异步置9端，CLRA、CLRB为异步复位端，均为高电平有效。十分频模块内部如图所示：图十分频电路五进制的高位QD作为二进制计数器的脉冲输入，QA是整块十进制数的最高位，构成5421BCD，QA输出
8、占空比为50%。7块十分频联级构成7级倍率为10的分频器，可以得到实验所需频率。7级分频模块内部结构图如下图所示：图3.2.2 七级十分频电路2分频模块将1KHz的脉冲降频成500Hz，设计一块4进制计数器图3.2.3 4进制计数器这里只用到7490的五进制功能，QC、QB的计数循环为00、01、10、11，QD作为4进制计数器的复位信号，因为是异步复位，所以从QD、QC、QB（100）直接复位成QD、QC、QB（000）。(2)60进制计数器模块模60计数器由两个74160构成，考虑用74160而不用74161的原因是74160为8421BCD方式计数，将计数信号送进7448后可以直接驱动数
9、码管显示，而不像74161还要经过码转换处理。另外，因为显示秒和分时都要显示十位和个位，所以两个计数器构成模60的时候要考虑到分别显示的问题，即让一个用于作为十位，一个作为个位。电路图如下：下图为六十进制计数器模块的示意图图3.2.4 六十进制计数器图中，前一个74160为个位，后一个为十位，每当个位计数到1001时，由0变为1，将十位的置位，十位的74160计1，当十位的计数到5（0101），个位的计数到9（1001）时，正好是60，此时置位两个计数器，重新由0开始，这样就完成了模60计数。74160置位端低电平有效，因此将59时个位的,十位的,与非之后送给。在059之间时，=1，无效；59
10、时，=0，计数器将被置位为0.模60封装成模块如下图：说明：ST：使能端，高电平有效，使能无效不工作； CP：计数脉冲输入； RD：清零输入，低电平有效； CO：进位输出端，进位输出为0，正常输出时状态为1； 60L：个位输出，60L4、60L3、60L2、60L1； 60H：十位输出，60H3、60H2、60H1。仿真波形：(3)24进制计数器模块模24计数器原理同模60，个位为3，十位为2时置位为0，即将个位的，和十位的经与非门接入。下图为24进制计数器模块示意图图3.2.5 二十四进制计数器模24封装模块图如下： 模24计数器封装图说明：ST：使能端，高电平有效，使能无效不工作； CP：
11、计数脉冲输入； RD：清零输入，低电平有效； CO：进位输出端，进位输出为0，正常输出时状态为1； 24L：个位输出，24L4、24L3、24L2、24L1； 24H：十位输出，24H2、24H1。仿真波形： 模24计数器仿真波形图(4)两片60进制计数器和一片24进制计数器联级构成24小时电路24小时电路如下图3.2.6 二十四小时电路24小时封装模块：设计及工作原理分析(1)4位显示译码模块显示电路主要由数据选择器74153、译码器74138、显示译码器7448和两位计数器7490设计为模4的循环计数器，其输出既作为3片74153的控制端，又作为38译码器74138的控制端（DE1,DE2
12、）。当计数器计数到某一个数值时，4片74153同时选取对应位的输入组成计时器某一位的BCD编码，接入显示译码器7448，与此同时根据计数器的数值，74138译码器也通过数码管的使能端选择对应位有效，从而在实验箱上显现数据。选择扫描的频率为1KHz,因为人眼的视觉停留，会感觉四个数码管同时显示。数选器的选择信号有2位，所以要用一个模4循环计数器作为数选器的地址选择端，供轮流选择带显示的数据。两位计数器由7490构成。如下图所示 图3.3.1 7490构成的两位计数器2位计数器封装：整个四位显示译码模块如图所示：图3.3.2 四位显示译码器电路因为实验要求只用一个显示译码器7448，所以考虑用动态
13、扫描显示法进行数据显示，即每次只显示一位，按照一定的显示时间间隔轮流显示。每个显示位均为四位二进制数，所以需要4片数选器，要显示的位有时分4位（SH,SL,FH,FL）。秒点的显示模块为电路图最上方。显示电路封装：(2)整点报时电路原理及模块设计 当计时到5953”, 5955”,5957”时，分别发出一声频率低的蜂鸣声（500Hz）；当计时到5959”时，发出一声较高的蜂鸣声（1KHz）。需要在某时刻报时，就在时刻输出信号1作为触发信号，选通报时脉冲信号进行报时。5953”对应的四个输出分别为：0101，1001，0101, 0011；5955”对应的四个输出分别为：0101，1001，01
14、01, 0101；5957”对应的四个输出分别为：0101，1001，0101, 0111；5959”对应的四个输出分别为：0101，1001，0101，1001；可见，报时功能选择出的高电平输出端的分十位，分个位，秒十位均是相同的，即0101，1001，0101；但秒个位是不同的，对应于0011,0101,0111,1001；但报时的频率并不相同。FEN_L1,FEN_L4,FEN_H1,FEN_H3,MIAO_L1,MIAO_H1,MIAO_H3均为高电平时报时,MIAO_L4作为高低报时频率的选通信号，为“1”时1KHz输入，为“0”时500Hz输入。整点报时电路如下： 图3.3.3 整点报时电路蜂鸣器封装模块如下：(3)校正开关及脉冲按键消抖动处理模块采用D触发器实现消抖动，从而能够精确地设定时间。校正状态为10HZ的校正脉冲，如图：图3.3.4 校正时间电路当无校正输入时，选通信号为BA（00)，CO输入，数字钟正常运行；当进行分校正时，选通信号为BA（01)，C1输入，秒进位1C1为10HZ校正信号，因为设计的数字钟电路均为低电平进位有效，所以分进位2C1设为高电平，避免校分电路对时计数的脉冲影响；同理，进行时校正时，选通信号为BA（10），C2输入，分进位2C2为1
