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1、用数字逻辑电路设计产生各种数字信号 用数字逻辑电路设计产生各种数字信号 一、实验目的 1、熟悉了解数字逻辑电路的应用 2、数字逻辑电路的基本设计方法 二、技术要求 1、用数字逻辑组合电路进行设计按要求输出； 2、晶振时钟采用 4.096MHz； 3、要求输出的波形有： 2.048MHz 时钟，方波 512KHz 256KHz 128KHz 64KHz 时钟，方波 32KHz 时钟 16KHz 时钟 8KHz 时钟 2KHz 方波 2KHz 伪随机序列码 32KHz 伪随机序列码 8 KHz 的窄脉冲同步信号，脉宽同 128KHz； 4、输出的波形要求没有毛刺和抖动，波形稳定效果好。 三、设计思
2、路 7位伪随机码发生器 ： 在实验一中，我们已经完成了15位32KHz的伪随机码仿真电路，它是由4个D触发器实现一个码元一个码元的延时。每个触发器都有两种可能的输出，最后一个输出又和第一个的输入一致，4个触发器自然就能产生24-1位的伪随机码。 而课题要求我们设计7位伪随机码，同理要用到log2(7+1) = 3个触发器。 15位伪随机码产生电路 绝对码到相对码变换器 ： 相对码是根据绝对码是否发生变化而决定是“0”还是“1”的。所以可以采用D触发器的延时特性来实现信号自身和前一时刻的比较 将7位伪随机码输入到再一个D触发器进行一个码元的延时，再同自身进行异或，就能得到相对码。 四、实验内容 设计7位伪随机码发生器 实验电路原理图： 四、实验结果
