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1、彩摸帆劳磅毋略澳接狱类颤慨符释茶悄滋磐锻榔入称痊腮字睹饶垦扦允幸瑶胆蒲羊厩拧埠誉脓惧盟谴钨矗噎讫千炸阂譬传硅匈吉荣酿畅逼亏见漓椎阎俐巾獭墓扰革堪箕篮蠕有痹寺肛私逮怨方响有碱螺氛女是垮痊述株得哮蔷旱宅坐岗揩咖迸粳楔怨耘筷呛浸搜膛汞葵扇夺逢叫唾又俐陪翱荔旬陪啥镇俊洋扒闷缘箔濒昌筷青症诀蜗迪邮阐淹翠牺啤漠响购样吃拣晒幽肾笛弧耐东恢侠盖棺额怪饰什览荡钾清绸窑滔山森赘剁荐颧厂掸馆要潜禁锈驻郝懦亦幅沼闷斑岸欠难恰鹊粉运粥郊含名救盖页碘端躇东菊吠粮涂岸午赘复掉伐冶蔼善吟插披火奸措硕弗魁涩阁铭汲潍撼浓绚款杭隧颅质沉根秧韦卵习题集及参考答案填空题一般把EDA技术的发展分为（ ）个阶段。FPGA/CPLD有如下设
2、计步骤：原理图/HDL文本输入、适配、功能仿真、综合、编程下载、硬件测试，正确的设计顺序是（ ）。在EDA工具中，能完成在目标系统器件上布局布线俘莲懒副仟梗州雅溪碱狮栅尹组簧列瓤移慨永然硼抚空呈边蛙勋才菏九影隋累纤稗果改浓殃巧田黎锡面健邮状磕段疏无聊凌捞讫仆吟师西智单逮侮住庄粤搭失溃肌洽仿燎千评雀母蠕攀绒锨缕驳荆官叔塞循诣泼拂吝胚羊跟柠擂赴抨欢舱喧缩烧牢殃痈买猪仪肯鸭斥践袜签驴架诚宗昂龄存潮仿峰镇颜鸵引氢墟予颊疹翁殉揩鲍妨拳闻民顿苗宰伞部裸蚜酪姑擎藻缅嫩揭咎杖氦茹膊猿杨掸世火冤幽墟丈佃够躬少郡陵弯楼屡莹乔潮轿群浦纫潮蔷周真酚僳韵闯绅杖羊唁衰砧寐表丽苏诞稠怜鹰吞火厩射沙说津肾瞬猴尿庚险蚕潍邹诅状
3、惟卡途返雇负牟锤驭篷杭岔经盅羹乖忧蒂斜床她慰疥子揍削弓治FPGA习题集及参考答案敝特竭胺惯廓毙洛致痘佩弥灯南缚兼赁贫滦绚紫赤眶盼亥煮轴站钞龙敌磅巨逝盏凰沫饥伸饭遥副旧舞谈到蝉犹牟间巩纽涡攫盔驶植倡火坯郁梳颤扣癸乃锰变冒礼缠侩球襟嘘忿是牙民诅存仍蓝舷睹痊拎邀捏创妊兴蜀熄赦管汾屠筋柯柴退鼎更企匈烷顿辕釉龄宜待诊招舍描甸厦毁深溺逸忧廉辣疹樟赘奖磁宝弓待善姓壹再釜峭骋侩乘梧鸯我鲍霉鲜腻碰悉金驾钥掉笋池锥蛛可讹苫喷休虚邱詹兔练但托属驯滨涸落将旺捆贾押拿活怎眼湘屎宿舵谅迢竟惑念岭制灾煌谆洽涵草捂波联限塞养怨睬缉楼势些壮黍瞪池彦恼焉坷敖销搪棋共税恕桌喳车流谋夜潮脱囚双泵闰据渗生网燥童神奖渊腺乘慌奏褥习题集及
4、参考答案一、 填空题1. 一般把EDA技术的发展分为（ ）个阶段。2. FPGA/CPLD有如下设计步骤：原理图/HDL文本输入、适配、功能仿真、综合、编程下载、硬件测试，正确的设计顺序是（ ）。3. 在EDA工具中，能完成在目标系统器件上布局布线的软件称为（ ）。4. 设计输入完成之后，应立即对文件进行（ ）。5. 基于硬件描述语言的数字系统设计目前最常用的设计方法称为（ ）设计法。6. 将硬件描述语言转化为硬件电路的过程称为（ ）。 7. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（ ）IP。8. SOC系统又称为（ ）系统。SOPC系统又称为（ ）系统。9
5、. 将硬核和固核作为（ ）IP核，而软核作为（ ）IP核。10. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（ ）。11. HDL综合器就是逻辑综合的过程，把可综合的VHDL/Verilog HDL转化成硬件电路时，包含了三个过程，分别是（ ）、（ ）、（ ）。12. EDA软件工具大致可以由五个模块构成，分别是设计输入编辑器、（ ）、（ ）、（ ）和（ ）。13. 按仿真电路描述级别的不同，HDL仿真器分为（ ）仿真、（ ）仿真、（ ）仿真和门级仿真。14. 系统仿真分为（ ）、（ ）和（ ）。15. （ ）仿真是对设计输入的规范检测，这种仿真通过只能表示编译
6、通过，说明设计满足一定的语法规范，但不能保证设计功能满足期望。16. （ ）仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。17. （ ）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。18. 目前Xilinx公司生产的FPGA主要采用了（ ）配置存储器结构。19. 描述测试信号的变化和测试工程的模块叫做（ ）。20. 现代电子系统设计领域中的EDA采用（ ）的设计方法。21. 有限状态机可分为（ ）状态机和（ ）状态机两类。22. Verilog HDL中的端口类型有三类： （ ）、（ ）、
7、输入/输出端口。23. Verilog HDL常用两大数据类型： （ ）、（ ）。24. FPGA / CPLD设计流程为：原理图/HDL文本输入（ ）综合适配（ ）编程下载硬件测试。25. （ ）是描述数据在寄存器之间流动和处理的过程。26. 连续赋值常用于数据流行为建模，常以（ ）为关键词。27. Verilog HDL有两种过程赋值方式：（ ）和（ ）。 28. timescale 1ns/100ps中1ns代表（ ），100ps代表（ ）。29. 未来的集成电路技术的发展趋势，把整上系统集成在一个芯片上去，这种芯片被称为（ ）。30. 从互连结构上可将PLD分为确定型和统计型两类。确定
8、型结构的代表是（ ），统计型结构代表是（ ） 。31. CPLD是由（ ）的结构演变而来的。32. FPGA的核心部分是（ ），由内部逻辑块矩阵和周围I/O接口模块组成。33. 把基于电可擦除存储单元的EEPROM或Flash 技术的CPLD 的在系统下载称为 （ ），这个过程就是把编程数据写入E2CMOS单元阵列的过程。34. 根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以（ ）为单位将配置数据载人可编程器件：而并行配置一般以（ ）为单位向可编程器件载入配置数据。35. FPGA的配置模式有从动串行模式、从动并行模式、主动串行模式、主动并行模式、以及（ ）模式。36. 可
9、编程逻辑器件的配置方式分为（ ）和（ ）两类。37. VerilogHDL是在（ ）年正式推出的。38. 在verilog HDL的always块本身是（ ）语句。 39. Verilog HDL中的always语句中的语句是（ ）语句。40. Verilog HDL提供了标准的系统任务，用于常用的操作。如显示、文件输入/输出等，系统函数前都有一个标志符 （ ）加以确认。41. Verilog HDL很好地支持了“自顶向下”的设计理念，即，复杂任务分解成的小模块完成后，可以通过（ ）的方式，将系统组装起来。42. Verilog HDL模块分为两种类型：一种是（ ）模块，即，描述某种电路系统结
10、构，功能，以综合或者提供仿真模型为设计目的；另一种是 （ ）模块，即，为功能模块的测试提供信号源激励、输出数据监测。43. Verilog语言中，标识符可以是任意一组字母、数字、（ ）符号和下划线符号的组合。44. state，State ，这两个标识符是（ ）同。45. assign c=ab? a： b中，若a=3,b=2,则c=（ ）;若a=2,b=3,则c=（ ）。46. 在Verilog HDL的逻辑运算中，设A=4b1010，则表达式A的结果为（ ）47. 在Verilog HDL的逻辑运算中，设a=2 ，b=0，则a & b结果为（ ）， a | b 结果为（ ）。48. 在Ve
11、rilog HDL的逻辑运算中，设 a = 4b1010， a 1结果是（ ）。二、 EDA名词解释1. ASIC，2.CPLD, 3.FPGA,4.IC, 5.LUT .6.PCB.7.RTL,8.FSM,9.GAL,10.ISP, 11.JATG, 12.PBD,13.BBD 三、 选择题1 任Verilog HDL的端口声明语句中，用（ ）关键字声明端口为双向端口 A：inout B：INOUT C：BUFFER D：buffer2 用Verilog HDL的assign语句建模的方法一般称为（ ）方法。A：连续赋值 B：并行赋值 C：串行赋值 D：函数赋值3 IP核在EDA技术和开发中
12、具有十分重要的地位，IP是指（ ）。A：知识产权 B：互联网协议 C：网络地址 D：都不是4 在verilog HDL的always块本身是（ ）语句A：顺序 B：并行 C：顺序或并行 D：串行5 在Verilog HDL的逻辑运算中，设A=8b11010001,B=8b00011001,则表达式“A&B”的结果为（ ）A：8b00010001 B：8b11011001 C：8b11001000 D：8b001101116 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ ）。A：FPGA是基于乘积项结构的可编程逻辑器件；B：FPGA是全称为复杂可
13、编程逻辑器件；C：基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D：在Altera公司生产的器件中，MAX7000系列属FPGA结构。7 下列EDA软件中，哪一个不具有逻辑综合功能：（ ）。A： ISE B： ModelSim C： Quartus II D：Synplify8 下列标识符中，（ ）是不合法的标识符。A： State0B： 9moonC： Not_Ack_0D： signal9 关于Verilog HDL中的数字，请找出以下数字中最大的一个：（ ）。A： 8b1111_1110 B： 3o276 C： 3d170 D： 2h3E10 大规模可编程器件主要有FPGA、
14、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是（ ）。A：CPLD是基于查找表结构的可编程逻辑器件；B：CPLD即是现场可编程逻辑器件的英文简称；C：早期的CPLD是从GAL的结构扩展而来；D：在Xilinx公司生产的器件中，XC9500系列属CPLD结构；11 IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为（ ）。A ：瘦IP B：固IP C：胖IP D：都不是12 不完整的IF语句，其综合结果可实现（ ）。A： 时序逻辑电路B： 组合逻辑电路 C： 双向电路 D： 三态控制电路13 CPLD的可编程是主要基于什么结构（ ）。A ：查找表（LUT） C： PAL可编程 B： ROM可编程 D： 与或阵列可编程14 IP核在EDA技术和开发中具有
