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1、6.对于信号和变量的说法，哪一个是不正确的：AA.信号用于作为进程中局部数据存储单元一、选择题：（20分）1 .大规模可编程器件主要有FPGACPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：D_A. CPLD是基于查找表结构的可编程逻辑器件B. CPLD即是现场可编程逻辑器件的英文简称C.早期的CPLD是从FPGA的结构扩展而来D.在Xilinx公司生产的器件中，XC9500系列属CPLD吉构2 .基于VHDL设计的仿真包括有门级时序仿真、行为仿真、功能仿真和前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：DA.B.C.D.3 .IP核在EDA技术和开发中具有十分重
2、要的地位，IP分软IP、固IP、硬IP;下列所描述的IP核中，对于固IP的正确描述为：DA.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B.提供设计的最总产品一一模型库C.以可执行文件的形式提交用户，完成了综合的功能块D,都不是4.下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：BA.原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B.原理图输入设计方法一般是一种自底向上的设计方法C.原理图输入设计方法无法对电路进行功能描述D.原理图输入设计方法不适合进行层次化设计5.在VHDL语言中，下列对进程（PROCESS语句的语句结构及语法
3、规则的描述中，不正确的是：DA.PROCES用一无限循环语句B.敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C.当前进程中声明的变量不可用于其他进程B.变量的赋值是立即完成的C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样7.下列状态机的状态编码，方式有“输出速度快、难以有效控制非法状态出现”这个特点。A.状态位直接输出型编码8. 一位热码编码C.顺序编码D.格雷编码8. VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：DA. IEEE库B. VITAL库C. STD库D. WORK工作库9 .下歹U4个VHDL标识符中正确的是：BA
4、. 10#128#B. 16#E#E1C. 74HC124D. X_1610 .下列语句中，不属于并行语句的是：BA.进程语句B.CASE语句C.元件例化语句D.WHEN-ELSE语句二、EDA名词解释（10分）写出下列缩写的中文（或者英文）含义：1.ASIC专用集成电路2.FPGA现场可编程门阵列3.IP知识产权核（软件包）4.JTAG联合测试行动小组5.HDL硬件描述语百D.进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成、VHDL程序填空：(10分)以下程序是一个BCD码表示099计数器的VHDL描述，试补充完整。libraryieee;usecnt100bisport(clk
5、,rst,en:instd_logic;cq:outstd_logic_vector(7downto0);-计数输出cout:outstd_logic);-进位输出endentitycnt100b;architecturebhvofcnt100bisbeginprocess(clk,rst,en)variablecqi:std_logic_vector(7downto0);beginifrst=1thencqi:=(others=0);-计数器清零复位elseifclkeventandclk=1then-上升沿判断ifen=1thenifcqi(3downto0)1001then-比较低4位c
6、qi:=cqi+1;-计数加1elseifcqi(7downto4)0);endif;cqi(3downto0):=0000”;-低4位清零endif;endif;endif;endif;ifcqi=10011001then-判断进位输出四、VHDL程序改错：（10分）仔细回玦卜列程序，回谷问题LIBRARYIEEE;-1USE-2ENTITYMOORE1IS-3PORT(DATAIN:INSTD_LOGIC_VECTOR(1DOWNTO0);-4CLK,RST:INSTD_LOGIC;-5Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);-6ENDMOORE1;-7ARCHIT
7、ECTUREBEHAVOFMOORE1IS-8SIGNALST_TYPEIS(ST0,ST1,ST2,ST3,ST4);-9SIGNALC_ST:ST_TYPE;-10BEGIN-11PROCESS(CLK,RST)-12BEGIN-13IFRST=1THENC_ST=ST0;QIFDATAIN=10THENC_ST=ST1;-17ELSEC_ST=ST0;-18ENDIF;QIFDATAIN=11THENC_ST=ST2;-20ELSEC_ST=ST1;-21ENDIF;QIFDATAIN=01THENC_ST=ST3;-23ELSEC_ST=ST0;-24ENDIF;QIFDATAIN=0
8、0THENC_ST=ST4;-26ELSEC_ST=ST2;-27ENDIF;QIFDATAIN=11THENC_ST=ST0;-29ELSEC_ST=ST3;-30ENDIF;Q=1001;-31ENDCASE;-32ENDIF;-33ENDPROCESS;-34ENDBEHAV;-35cout=1;1.在程序中存在两处错误，试指出，并说明理由：else在QuartusII中编译时，其中一个提示的错误为：Error(Line9):VHDLsyntaxerrorat(9)neartextIS;expecting:,or,cout=0;endif;第9行，状态机数据类型声明错误，关键字应为TYP
9、Ecqc_st=st0;五、阅读下列VHDL程序，画出相应RTL图：（10分）LIBRARYIEEE;USETRISISPORT(CONTROL:INSTD_LOGIC;INN:INSTD_LOGIC;Q:INOUTSTD_LOGIC;Y:OUTSTD_LOGIC);ENDTRIS;ARCHITECTUREONEOFTRISISBEGINPROCESS(CONTROL,INN,Q)BEGINIF(CONTROL=0)THENY=Q;Q=Z;ELSEQ=INN;Y=Z;ENDIF;ENDPROCESS;ENDONE;2.看下面原理图，写出相应VHDL描述LIBRARYIEEE;USEMYCIRI
10、S六、写VHDL程序：（20分）1.试描述一个带进位输入、输出的8位全加器端口：A、B为加数，CIN为进位输入，S为加和，COUT为进位输出LIBRARYIEEE;USEADDER8ISPORT（A,B:INSTD_LOGIC_VECTOR（7DOWNTO0）;CIN:INSTD_LOGIC;PORT(A,CLK:INSTD_LOGIC;C,B:OUTSTD_LOGIC);ENDMYCIR;ARCHITECTUREBEHAVOFMYCIRISSIGNALTA:STD_LOGIC;BEGINPROCESS(A,CLK)BEGINIFCLKEVENTANDCLK=1THENTA=A;B=TA;C=
11、AANDTA;ENDIF;ENDPROCESS;ENDBEHAV;COUT:OUTSTD_LOGIC;S:OUTSTD_LOGIC_VECTOR(7DOWNTO0);ENDADDER8;ARCHITECTUREONEOFADDER8ISSIGNALTS:STD_LOGIC_VECTOR(8DOWNTO0);BEGINTS=(0&A)+(0&B)+CIN;S=TS(7DOWNTO0);COUT=TS(8);ENDONE;七、综合题（20分）下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制器（Control）、地址计数器（addrcnt）、内嵌双口 RAM （adram）。控制器（control）是一个状态机， 完成AD574的控制，和adram的写入操作。adram是一个LPM_RAM_DP单元，在wren为1时允许写入数据。试分别回答问题2.试画出control的状态机的状态图FPG聚集控制卜面列出了 AD574的控制
