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1、通信工程通信工程0妥郵電參院Verilog HDL实验报告Verilog 实验报告题 目： 分频器系 部 名 称 ： 专 业 名 称 ： 班 级 ： 班 内 序 号 ： 学 生 姓 名 ：2010.12.12一、实验要求：设计一个将10MHz时钟分频为500KHZ的时钟，有复位端；二、实验内容：源文件module fenpin(clr,a,b);input a;input clr;output b;integer i=0;reg b;always (negedge clr or posedge a)if(!clr)beginb=0;i=0;endelsebegini=i+1;if(i=11)b
2、eginb=b;i=1;endendendmodule测试文件timescale 10ns/100ps module fenpin_test;reg a;reg clr;wire b;fenpin u1(clr,a,b);initialbegin $monitor($time,clr=%b,a=%b,b=%b,clr,a,b); clr=1b0; a=1b0;#5 clr=1b1;end always #5 a=a;endmodule Qg： H fil j X Ife B ：2 跆囂:.務费窗関盡H令！団I lOOOnsU虱邸咼！可研兹划型I” A瓜上才|尺回餾1QQ唸职并：髓|4 - /f
3、enpin_test/a11Stlt-lNZFCF“ /fenpinjest/.pZ -/fenpin_test/b,1n0clr=0,a=0,b=0 5clr=1,a=1,b=010clr=1,a=0,b=0 15clr=1,a=1,b=0 20clr=1,a=0,b=0 25clr=1,a=1,b=0 30clr=1,a=0,b=0 35clr=1,a=1,b=0 40clr=1,a=0,b=0#三、实验心得：50clr=1,a=0,b=055clr=1,a=1,b=060clr=1,a=0,b=065clr=1,a=1,b=070clr=1,a=0,b=075clr=1,a=1,b=08
4、0clr=1,a=0,b=085clr=1,a=1,b=090clr=1,a=0,b=095clr=1,a=1,b=1100clr=1,a=0,b=1105clr=1,a=1,b=1110clr=1,a=0,b=1115clr=1,a=1,b=1120clr=1,a=0,b=1125clr=1,a=1,b=1130clr=1,a=0,b=1135clr=1,a=1,b=1通过本实验，我更加熟悉了 Verilog 这门语言并能使用 ModelSim 软件，能自己设计编写一些程序和其测试文件，并将测试结果输出，验证理论的学习，加深理论知识的理解；这样可以更直观形象的理解各种电路器件的工作，有助于今后的学习。Welcome ToDownload !欢迎您的下载，资料仅供参考!
