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1、FPGA芯片在高速数据采集缓存系统中的应用在高速数据采集方面， FPGA有单片机和 DSP无法比拟的优势。 FPGA的时钟频率高，内部时延小，全部控制逻辑都可由硬件完成，而且速度快，组成形式灵活，并可以集成外围控制、译码和接口电路。更最主要的是， FPGA可以采用 IP 内核技术，以通过继承、共享或购买所需的知识产权内核提高其开发进度。而利用EDA工具进行设计、综合和验证，则可加速设计过程，降低开发风险，缩短了开发周期，效率高而且更能适应市场。本数据采集系统就是基于FPGA技术设计的多路模拟量、数字量采集与处理系统。FPGA的 IO 端口多，且可以自由编程、支配、定义其功能，同时配以veril
2、ogHDL语言以及芯片自带的可定制模块，即可进行软件设计。 FPGA的最大优点是可在线编程。此外，基于 FPGA设计的数据采集器还可以方便地进行远程功能扩展，以适应不同应用场合的需要。1 系统基本构架本文所设计的高速数据采集系统是某雷达信号处理系统的一部分，可用于雷达信号的预处理以及采集、缓存。本系统以高速FPGA为核心逻辑控制模块，并与高速ADC和 DSP相连接。其系统基本架构如图1 所示。图 1 中的 FPGA可用作数字接收机的预处理模块，该器件集成有 PPL 倍频、 ADC控制接口、理、 SPI 接口、 DSP总线接口、状态和自检模块等。 FPGA的内部结构功能框图如图 2 所示。FIF
3、O 及其管图 2 中的中断产生模块用于产生周期性中断，利用视频包络和 100 MHz时钟可形成 50 MHz的 DMA同步传送时钟，然后通过外部口 DMA方式将采样数据传送到 DSP。ADC控制串行接口为通用三线串口， SPI 总线接口实际上是一个串并转换器，可用于控制本振。本系统的 DSP数据总线为 64 位宽度，地址为 32 位。由于雷达信号接收机中的信号处理量大，信号复杂，因此，通过基于高速大容量FPGA芯片的实时数据采集系统可以很好的满足对信号预处理的需要。2 芯片的选取ADC是数据采集系统的核心，其性能指标往往是决定数据采集系统性能最关键的因素。本系统的中频频率为 1125 MHz，
4、带宽 BW为 250 MHz。 ADC选用 ATMEL公司的高速采样芯片 AT84AD001本系统采用带通采样方式，其采样频率低于输人中频频率。 但是 ADC的输入带宽必须大于中频频率加二分之一带宽， AT84AD001的模拟输入带宽为1500 MHz，高于 1125+125=1250 MHz，故可满足设计要求。AT84AD001的最高采样率为1000MHz，也可以满足系统要求。此外，AT84AD001的模拟输入、时钟输入和输出全部采用差分方式。设采样时钟频率fsw为 500 MHz，内部提供了1： 11：2 降速率逻辑，其输出A、 B、C、D 四路的数据速率分别为fsw 2，数据宽度为8 位
5、，电平为差分LVDS，数据宽度为28=16位，但是，由于速率已经是250MSPS，故可以直接送给FPGA处理，而不需要再进行专门的降速率处理。StratixII系列FPGA是 Altera公司具有全新构架的高密度产品。它采用1.2V电压、 90nm及全铜层SRAM工艺，是采用自适应构架的FPGA。与第一代Stratix相比，StratixII器件的逻辑密度是前者的2 倍，速度也快了 50，在无线通信、高速数字信号处理和军事雷达等领域都有广泛的应用前景。本设计采用其中的 EP2S90系列，该系列由三种不同大小的集成 RAM块组成，包括 512 bit 的 M512 块、 4 Kbit的 M4K块
6、以及 512 Kbit 的 M-RAM块) 。其中最大容量的M-RAM块就有 4块，基于这三种块的RAM单元最多能达到9 Mbits的容量，因此，StratixII系列 FPGA是那些对存储量要求很高的应用的理想选择。3 系统的实现及仿真ADC接口及控制模块本系统选用 AT84AD001B芯片，设计模拟输入的工作方式为 I 通道与 Q通道有相互独立的两路输入， 时钟输入的丁作方式为 I 通道和 O 通道有各自独立的时钟，并分别在上升沿时采样。AT84AD001B有 MODE、CLK、LDN及 DATA等 4 个引脚用于三线串口配置。其中，MODE为高时，启用三线串口，设计时可将此引脚接入 FP
7、GA中，以便在 FPGA中可以根据自身需要进行 MODE的置 0 与置 1 的配置；CLK为三线串口的配置时钟输入引脚，该引脚允许输入的最大时钟频率是 50 MHz，本设计的输入时钟为 20 MHz，可以符合要求； LDN为通过三线串口配置寄存器的开始和结束信号的输入引脚； DATA为三线串口的寄存器配置数据输入引脚。每个三线串口寄存器所需输人的配置数据包括3 bit的寄存器地址和16 bit送人该寄存器的数据，总共需配置8 个寄存器，其相关时序图如3 所示。根据以上高速采样相关的三线串口组成情况，可以得到如图4 所示的 AD配置电路。图 4 中各管脚的定义如下：clk_20m ：三线串口时钟
8、输入；rst ：复位；ad_mode：配置模式；s_ldn ：标志信号脚；s_data ：寄存器数据输人；其仿真结果如图5 所示，由图 5 可见，在 ldn 上升沿时寄存器数据开始输入，每 20 个周期读入一个寄存器数据。由此结果，即可知配置正确。3.2大容量 FIFO 数据缓存模块由于采集的雷达信号数据量很大， 所以，本系统通过 Quartus 中软件自带的宏功能 MegaWizardPlag_in Manager 来产生一个 64 bit 32768words 的大容量 FIFO，从而有效地利用了这片 FPGA的存储资源。其产生的 FIFO 模块如图 6 所示。图 6 中， 64 位数据由
9、ADC的高速数据采样提供，ADC的 I 、Q两路数据均为16 位宽。为了获得更高的速度以及更大的数据缓存量，在数据进入FIFO 之前，可对ADC的采样数据进行数据抽取和拼接，以将两组32 位宽的IQ 数据拼接成64 位宽数据，然后一次送入FIFO 中进行缓存。FIFO 的 wrreq写使能信号由前面提到的视频检测脉冲以及DSP的控制信号共同提供，其中写时钟wrclk与 ADC数据拼接时钟同步，读时钟rdclk与 DSP时钟同步， FIFO 数据出口与DSP总线相连接。系统的其他配置以及外围接口由于不是本文的重点，在此省略不讲。在 Ouartus 平台下进行时钟分配、三线串口配置等相关处理，以及信号处理模块综合后，所得到的系统资源使用情况如图7 所示。然后再利用VisualDSP+5.0 平台读取采样信号数据，并用plot进行绘图，即可得到如图8 所示的高速采样结果图。
