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1、 课 程 设 计课程设计名称： EDA课程设计 专 业 班 级 电科1303 学 生 姓 名 ： 张渊博 学 号 ： 201316030301 指 导 教 师 ： 王彩红 课程设计时间： 2016-6-202016-7-2 电子信息科学与技术 专业课程设计任务书学生姓名张渊博专业班级电科1303学号201316030301题 目数显秒表的设计课题性质工程设计课题来源自拟课题指导教师王彩红同组姓名主要内容（1）设计一个带数字显示的秒表，可随时清零、暂停和计时。（2）要求能准确的计时并显示，开机显示00.00.00。（3）要求计时范围为59分59.99秒。（4）要求技术精度为0.01s。任务要求根
2、据设计题目要求编写相应程序代码对编写的VHDL程序代码进行编译和仿真总结设计内容，完成课程设计说明书参考文献1EDA课程设计指导书.郑州：河南工业大学，20082潘松,黄继业.EDA技术实用教程.北京：科学出版社，20023焦素敏.EDA技术基础.北京：清华大学出版社，20144 http:/www.ele- 中国电子制作网 网站审查意见指导教师签字： 王彩红教研室主任签字： 王彩红 2016年 6月 20日 说明：本表由指导教师填写，由教研室主任审核后下达给选题学生，装订在设计（论文）首页1 设计任务及要求（1）设计一个带数字显示的秒表，可随时清零、暂停和计时。（2）要求能准确的计时并显示，
3、开机显示00.00.00。（3）要求计时范围为59分59.99秒。（4）要求技术精度为0.01s。功能分析：数显秒表要实现上述要求的功能，首先要具有计时控制器模块、计时模块、分频模块、数据选择器、显示模块。首先输入1KHZ脉冲首先经分频器10分频，变为计数最小单位0.01s然后经过十进制的毫秒计数器，计满进位给秒计数器然后是分计数器左后送给数码管进行显示。直到全部计满然位59.59.99后变为00.00.00，重新开始计数。在计数过程中可以通过计数控制模块可以控制计数暂停、计数、清零的操作。2设计原理及总体框图1KHZ输入分频模块 毫秒计数 秒计数 计数控制模块 分计数 BCD显示 数据选择
4、图一图二实现原理： 各模块功能原理如下：a、计时控制器模块： 计时控制器模块的作用是将按键信号转变为计时器的控制信号。本设计中设置了两个按键，即启动/暂停和清零贱键，由他们产生计数允许保持和清零信号。启动/暂停键是多用途键，在“按下松开再按下在松开”的过程中，所起的作用分别是“启动暂停继续”。这类电路适合用状态机描述。b、计时模块 计数器通过对10ms的脉冲计数，达到计时的目的。由于计数器的范围是0到59分59.99秒，所以计时模块共需要4个十进制计数器和2个六进制计数器。c、分频模块 时基分频器对1KHZ的脉冲分频产生100HZ的时基，它同十进制计数器的方法一样，因此可直接调用。d、数据选择
5、器 数据选择器的作用是对10ms、100ms、s和min的6个BCD数进行扫描。它实际上由6进制计数器、36译码器和24选4多路开关3个部分组成。e、BCD/七段译码器模块 主要用于整体设计秒表的最后显示，由7位组成。3 程序设计VHDL简介：VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设
6、计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。本次设计主要就是采用VHDL语言进行编程。a、计时控制器模块程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jishi_kongzhi ISPORT(CLK,K:IN STD_LOGIC; EN:OUT STD_LOGIC);END jishi_kongzhi;ARCHITECTURE ONE OF jishi_kongzhi ISTYPE
7、 MY_STATE IS (S0,S1,S2,S3);SIGNAL STATE:MY_STATE;BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENCASE STATE ISWHEN S0=IF K=1 THEN STATE=S0;ELSE STATEIF K=0 THEN STATE=S1;ELSE STATEIF K=1 THEN STATE=S2;ELSE STATEIF K=0 THEN STATE=S3;ELSE STATENULL;END CASE;END IF;END PROCESS;PROCESS(CLK)BEGIN IF CLKE
8、VENT AND CLK=1 THENCASE STATE ISWHEN S0=ENENENENEN=0;END CASE;END IF;END PROCESS;END ONE;b、计时模块程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 ISPORT(CLK,CLR,EN:IN STD_LOGIC; Q:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); C6:OUT STD_LOGIC);END CNT6;ARCHITECTURE ONE OF
9、 CNT6 ISBEGINPROCESS(CLR,CLK)BEGINIF CLR=1 THEN Q=0000;ELSIF CLKEVENT AND CLK=1 THENIF EN=1 THENIF Q0101 THEN Q=Q+1;ELSE Q=0000;END IF;END IF;END IF;END PROCESS;PROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENIF Q=0101 THEN C6=1;ELSE C6=0;END IF;END IF;END PROCESS;END ONE; c、分频模块程序：LIBRARY IEEE;USE IEEE.
10、STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fen_pin ISPORT(CLK,CLR,EN:IN STD_LOGIC; Q:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); C10:OUT STD_LOGIC);END fen_pin;ARCHITECTURE ONE OF fen_pin ISBEGIN PROCESS(CLR,CLK)BEGINIF CLR=1 THENQ=0000;C10=0;ELSIF CLK EVENT AND CLK=1 THENIF EN=1 THENIF Q=10
11、01 THENQ=0000;C10=1;ELSEQ=Q+1;C10=0;END IF;END IF;END IF;END PROCESS;END ONE;d、数据选择器程序： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY shu_xuan ISPORT(CLK:IN STD_LOGIC; MSL,MSH,SL,SH,ML,MH:IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q:BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0); OUT1:O
12、UT STD_LOGIC_VECTOR(3 DOWNTO 0); SEG:OUT STD_LOGIC_VECTOR(5 DOWNTO 0);END shu_xuan;ARCHITECTURE ONE OF shu_xuan ISBEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENIF Q101 THEN Q=Q+1;ELSE QOUT1=MSL;SEGOUT1=MSH;SEGOUT1=SL;SEGOUT1=SH;SEGOUT1=ML;SEGOUT1=MH;SEGNULL;END CASE; END PROCESS;END ONE;e、BCD/七段译码器模块程序： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL
