《电子设计自动化课程设计报告 在实验箱上设计可调时钟》由会员分享，可在线阅读，更多相关《电子设计自动化课程设计报告 在实验箱上设计可调时钟（13页珍藏版）》请在金锄头文库上搜索。
1、湖北轻工职业技术学院学号25分数电子设计自动化课程设计报告目录引 言3VHDL概述3第一章41.1 课题简述41.1.1 实训设备41.1.2 设计任务41.1.3 设计要求41.1.4 设计目的42.1 实验程序52.1.1 时种程序52.1.2 分钟程序62.2.3 秒钟程序82.2.4 扫描程序9第二章122.1原理图122.2 实验连线图132.3 实验结果13总结14参考文献15引 言VHDL概述第一章1.1 课题简述1.1.1 实训设备计算机设备系统、EDA实验箱。1.1.2 设计任务 在实验箱上设计可调时钟。2.1.1 时种程序ibrary ieee;use ieee.std_l
2、ogic_1164.all;use ieee.std_logic_unsigned.all;entity zyy24 isport(clk:in std_logic; r:in std_logic_vector(1 downto 0); D:in std_logic_vector(3 downto 0); g23:out std_logic_vector(3 downto 0); s23:out std_logic_vector(3 downto 0) );end zyy24;architecture yang of zyy24 is signal one_temp1,one_temp2:st
3、d_logic_vector(3 downto 0); b2.1.2 分钟程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity zyy60 isport(clk:in std_logic; r:in std_logic_vector(1 downto 0); D:in std_logic_vector(3 downto 0); co:out std_logic; clock:out std_logic; g60:out std_logic_vector(3 downto 0); s60
4、:out std_logic_vector(3 downto 0) );end zyy60;architecture yang of zyy60 is signal one_temp1,one_temp2:std_logic_vector(3 downto 0); begin process(clk) begin if(r=00) then one_temp1=0000; one_temp2=0000; elsif(r=01) then one_temp2=D; elsif (r=10) then one_temp1=D; elsif(clkevent and clk=1) then if (
5、one_temp1=5 and one_temp2=9) then one_temp1=0000; one_temp2=0000; elsif (one_temp2=9) then one_temp2=0000; one_temp1=one_temp1+1; else one_temp2=one_temp2+1; end if; end if; end process; g60=one_temp2; s60=one_temp1; co=1 when (one_temp1=5 and one_temp2=9) else 0; clock=1 when (one_temp1=5 and one_t
6、emp2=9) else 0;end yang; 2.2.3 秒钟程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity m60 isport(clk:in std_logic; r:in std_logic; co:out std_logic; g60:out std_logic_vector(3 downto 0); s60:out std_logic_vector(3 downto 0) );end m60;architecture yang of m60 is signal on
7、e_temp1,one_temp2:std_logic_vector(3 downto 0); begin process(clk) begin if(r=0) then one_temp1=0000; one_temp2=0000; elsif(clkevent and clk=1) then if (one_temp1=5 and one_temp2=9) then one_temp1=0000; one_temp2=0000; elsif (one_temp2=9) then one_temp2=0000; one_temp1=one_temp1+1; else one_temp2=on
8、e_temp2+1; end if; end if; end process; g60=one_temp2; s60=one_temp1; co=1 when (one_temp1=5 and one_temp2=9) else 0;end yang;2.2.4 扫描程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sm isport(clk:in std_logic;qin0,qin1,qin2,qin3,qin4,qin5:in std_logic_vector(3 downt
9、o 0); seg:out std_logic_vector(6 downto 0);scan:out std_logic_vector(2 downto 0);end sm;architecture one of sm issignal cnt:integer range 0 to 5;signal data:std_logic_vector(3 downto 0);beginprocess(clk) beginif clkevent and clk=1 thenif cnt=5 then cnt=0;else cntdata=qin0;scandata=qin1;scandata=qin2
10、;scandata=qin3;scandata=qin4;scandata=qin5;scannull; end case;end process;process(data) begin case data is when 0000=segsegsegsegsegsegsegsegsegsegnull; end case;end process;end one; 第二章2.1原理图2.2 实验连线图2.3 实验结果1.实现了基本要求：24小时计时；分钟小时可调；2.并在基本要求的基础上增加了复位，以及精确调整时的秒清零功能；3.分钟调整时，当调整至59时，此时的小时不增加，合理化设计;4.能实
11、现整点报时功能；总结 经过4天的EDA课程设计，我的学到了很多，体会很多，受益匪浅。首先，从学习上我深刻学习主动性的重要。在EDA实训前几天我将本学期学的所有内容都进行了一次充分的复习，做到心底有数，在实训的编程过程中才能有一个较清晰的逻辑思路，掌握了设计的全局，在编程时才很少漏掉细节，出错率大大降低，提高了编程效率。当然，还是不可避免的出现了错误，如秒钟没有预计的效果就进位，进位错乱，在自已多方面的思考和老师的指导下才找出错误，达到预定效果。其次，通过学期的课程设计，我们真正体会到什么是团队协作，真正的了解到团队合作的有利之处，真正感受到团队成员为了共同的目标联合在一起时的强大的力量，在课程
12、设计期间，我们团队间相互讨论，互相合作，做到了分工明确。当工作出现问题时，各成员仔细商讨，尽快找到问题的症结，共同解决问题。“独学而无友则孤陋而寡闻”只有和同学多交流多学习才能不断的提高自身水平。再次，我们学会了一种快速有效的学习方法。以往的学习都是老师讲学生记，不懂得地方就靠解答大量习题帮助记忆，学习的主要目的是通过最后的考试。课程设计使我们发现考试真的并不是最重要，最重要的是能运用所学的知识。在整个单片机课程的学习过程中，我们突破了传统学习模式，把被动接受转变为主动学习。不再是用学到的知识解题，而是在实际运用时遇到什么学什么，重在把知识应用于实际。最后，我们由衷感谢老师提供给我们这样一个锻炼自己的机会，让我们第一次感受到学来的知识不只是用来完成试卷的。 参考文献1.现代可编程逻辑器件及SOPC应用设计2.VHDL设计教程
