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1、-装-订-线- -装-订-线- -西安邮电学院课程考试试题（A卷）（ 2011 2012 学年度第 1 学期）课程名称： Verilog与FPGA设计试卷类型：（A、B、C） 考试专业、年级：集成电路设计与集成系统题号一二三四五六七八九总分得分阅卷人共 页 第 页年 月 日考试用 专业班级 姓名 学号一、名词解释（每题2分，共10分）1. 建立时间 2. 门控时钟 3. 格雷码 4. 时钟歪斜5. 时间裕度 二、 简答题（每题6分，30分）1. FPGA与CPLD的区别是什么？2. 动态时序分析与静态时序分析的区别是什么？3. 简单说明验证程序(testbench)的组成？4. 简单介绍FPG
2、A设计流程5. 阻塞赋值与非阻塞赋值的区别是什么？三、设计填空：使用case语句实现四选一多路选择器，补全程序。（6分）module mux4_to_1 (out, i0, i1, i2, i3, s1, s0);output out;input i0, i1, i2, i3;input s1, s0;reg out; 说明：1、除填空题、图解及特要求外一般不留答题空间。 总印 份 （附答题纸 页）always (s1 or s0 or i0 or i1 or i2 or i3)case ( ) /Switch based on concatenation of control signals
3、 default: $display(Invalid control signals);endcaseendmodule四、设计分析：看下面设计模块，写出完成的设计功能（6分）module test5 (result, opa, opb);parameter size=8;inputsize-1:0 opa, opb;output2*size-1:0 result;reg2*size-1:0 shift_opa,result;regsize-1:0 shift_opb;always(opa or opb) begin result=0; shift_opa=opa; shift_opb=opb
4、; repeat(size) begin #20 if(shift_opb0) result=result+shift_opa; shift_opa=shift_opa1; end endendmodule2装订试卷，考生答卷时不得拆开或在框外留写标记，否则按零分计。-装-订-线- -装-订-线- -共 页 第 页 专业班级 姓名 学号五、设计题（47分）1. 用任务实现一个8位ALU模型，完成加、减、逻辑与、或、异或和非的功能。（13分）2. 设计一个序列检测器，检测在串行的比特流中是否包含了“1011”，检测到该序列，则输出一个时钟宽度高电平。要求画出状态机并写出Verilog代码。（15分） 3. 设计一个组合电路，实现8位数据中1的个数。（10分）4. 分析图1电路功能，写出Verilog代码，假设所有D触发器的初态是全零。（10分） 图1 说明：1、除填空题、图解及特要求外一般不留答题空间。 总印 份 （附答题纸 页）2装订试卷，考生答卷时不得拆开或在框外留写标记，否则安零分计。
