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1、1、SDH相关，光纤的归一效率V的范围SDH是一个将复接、线路传输及交换功能结合在一起并由统一网络管理系统进行管理操作的综合宽带信息网。SDH是实现高效、智能化、维护功能齐全、操作管理灵活的现代电信网的基础，是未来信息高速公路的重要组成部分。就是把你的采样频率设为1，其它的频率按它的百分比表示。有时频率的范围会非常的大，使用时会很不方便，将之归一化后就转换到0,1之间了。这样做实现了一个统一的标准，有利于比较各个频率的分布情况。归一化的另一个目的是防止数据的溢岀。2、总线周期包含3个时钟周期，每个总线周期可以传输32位数据，时钟频率为33Mbps，求总线带宽3、谐振功率放大器的集电极Vcc从0
2、增大，功率放大器的状态变化(过压，临界，欠压排序)多选题：1、要想从抽样信号中恢复岀原有信号，应满足哪些条件？2、verilog中function和task的区别函数1. 能调用另一个函数，但不能调用另一个任务2. 在0时刻执行3. 不能含有任何延迟，事件或者时序控制声明语句4. 至少有一个输入变量，可以有多个输入变量5. 只能有一个返回值，不能有输出(output)或者双向(inout)变量在verilog中task和function有啥区别？任务能调用另一个任务，也能调用另一个数函可以在非0时刻执行可以包含延迟，事件或者时序控制声语句明可以没有或者有多个(input),输出(output)
3、和双向(inout)变量不能返回任何值，但可以通过output和inout变量传递多个值3、cache的刷新方式？4、MOS管与双极管相比，有何优点5、常用封装形式6、VHDL中的关键字bususenowloop7、网络协议包含哪些层，考的应该是ip协议在哪层？如何应用？8、Fpga的组成9、mp3的数据格式10、N型半导体掺的杂质p、b、sn判断题：1、广域网T1，T3标准，T1可以提供1.544Mbps的带宽，T3可以提供45Mbps的带宽2、两条平行线的差模、共模定义3、verilog所有语句都能被综合吗？问答题:1. 单片机的最小系统需要哪些东西2.oc门电路和od门电路中的oc,od
4、指的是什么3.为什么cpu的ram越大dsp的效率越高ram被称为CPU勺前端总线它的大小直接决定CPU和内存之间的数据交换速度。4. fpga系统的设计流程一、两个8051,分别为A、B,实现A并行采集开关信号，A到B串行通信（2模式）,B并行输出控制发光led，画出其框图。二、用verilog编写2分频电路根据自己的记忆写了一些，可能不太全，大家参考一下吧。感觉知识面比较广，但都是比较基础的东西。一、选择判断题ChipScope是哪个FPGA厂家的在线调试技术（Xilinx,Altera的是SignalTap）FPGA设计中既可以用于静态验证又可以用于动态仿真的是（断言，类似于C语言里的a
5、ssert,静态验证类似于程序在编译阶段就能发现错误，动态仿真是仿真阶段发现错误）断言assert是一个宏，该宏在vassert中，当使用assert时候，给他个参数，即一个判读为真的表达式。预处理器产生测试该断言的代码，如果断言不为真，则发出一个错误信息告诉断言是什么以及它失败一会，程序会终止。WCDMA的码片速率是：3.84Mbps（居然蒙对了）4下面对ARM寄存器的描述错误的是（A,PC指向当前执行指令的下两条指令PC+8）单片机最小系统板的硬件调试顺序（好像是选B，检查焊接-检查电源是否短路-程序是否能正确烧写-复位电平-时钟电路是否起振-调试外围电路）高速PCB设计中应尽量保证地平面
6、的（完整性）源端端接与末端端接的作用（末端端接消除一次反射，源端端接消除第二次反射）信号完整性包括（反射、地弹、振铃、串扰）重新上电后不需要重新配置的是（Altera的MAXII，是CPLD）根据信息量选择最佳DSP速率（200MIPS）cpu向外围芯片寄存器A写入0x8F，读出0x0F，不可能的原因是（个人认为“寄存器A最高位不可读”选项是错误的，不可读的话读出来应该是1，个人感觉）12LCD的种类包括（反射型，全透型和半透型）大小为128的RAM可能是（128是bit还是byte?）EMC的三要素包括（干扰源、耦合路径、敏感设备）电磁兼容性15.6层板比较好的层叠是（信号-地-信号-电源-
7、地-信号）C语言中用到CPU寄存器的变量有（函数参数、函数返回值）戴维南定理包括（节点电压法和回路电流法）阻抗匹配方式（源端串联匹配、终端并联匹配、RC匹配、二极管匹配）19.51单片机的总线包括（数据总线、地址总线、控制总线）20.两个16位有符号数相乘，结果最少用多少位数来保存？（31）21.16位有符号数进行4次乘加，结果最少用多少位数来保存？（没看懂）setuptime的概念Setuptime是测试芯片对输入信号和时钟信号之间的时间要求。Setuptime（建立时间）是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就
8、是建立时间-Setuptime.1. ARM存储保护机制二、问答题FPGA选型时要考虑哪些方面？(容量、速度、片内资源、功耗、成本、配置方式、开发工具等等)什么是竞争冒险？怎么产生的？如何消除？在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。2. EMC从哪些方面设计？1. 结构，屏蔽与接地电缆、连接器与接口电路滤波与抑制旁路和去耦PCB设计器件、软件用模拟电路设计加法器三、设计题C5000系列DSP的最小系统框图并说明硬件调试流程(用
9、来地址解码的CPLD、flash,sdram,电源，复位，时钟，jtag)用HDL写4.5分频电路modulediv45(clk,rstn,clkout);inputclk;inputrstn;outputclkout;regclkout;regclkout1;wireclk2;integercnt;xorxor1(clk2,clk,clkout1);always(posedgeclkoutornegedgerstn)if(rstn)beginclkout1=1b0;endelseclkout1=clkout1;always(posedgeclk2ornegedgerstn)if(rstn)b
10、egincnt=0;clkout=1bO;endelseif(cnt=4)begincnt=0;clkout=1b1;endelsebegincnt=cnt+1;clkout1F或门电路请画出或门电路的真值表ABF请画出或门电路的真值表答案ABF000G111011114请问什么是SetupTIME(建立时间)和HOLDTIME(保持时间)？答：建立时间(setuptime)是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(holdtime)是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。如图1。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。时钟t和:建立时间th:保持时间5.左的存储器，右圏有两个5L2KB的存储器*如果使用两个SIZKH的存催器替代左图存储器,右图肓桓內的应该悬什么样的电路？ci:耐不选答案如图:（一非门，两或门）当输入CE=H”时，不管A19=0或1,CE1和CE2都为H”，即两片512K都不选当输入CE=L”时，A19=0时，CE1=0，选中上半片512KCE2=1，下半片不选中A19=1时，CE1=1，上半片512K不选，CE2=0选中下半片512K
