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1、.资料【题目1】：如何理解数码寄存器和锁存器在时序电路中的作用.【相关知识】：数码寄存器结构，时序电路信号分类，集成电路输出方式等。【解题方法】：数码是最简单的时序电路，其主要作用是并行寄存数据。掌握寄存器的输入控制方式，了解寄存器的输出方式是应用数字寄存器的关键。【解答过程】：图1是74LS451中规模集成并行数码寄存器。数码寄存器的输入信号可分成三种：（1） 锁存使能控制端，如图1中的LE。只有当锁存使能信号有效（图1是上升沿）时，寄存器才能锁存输入数据(d3d2d1d0)，寄存器状态得到更新。时钟信号经常作为锁存使能端的输入，以便协调时序电路的工作。（2） 控制输入端，它的作用可同时影响
2、寄存器的多个输出，如图1中的CR。有些控制输入端需要与锁存使能输入端配合才能生效，称这种控制为同步控制。例1的清零属于异步控制。（3） 数据输入端，如图1的。在微控制器单元（MCU）中，寄存器是十分重要的资源。寄存器的主要作用是快速寄存算术逻辑运算单元（ALU）运算过程中的数据。熟悉和了解MCU的寄存器是掌握MCU应用的关键。MCU内部寄存器的位数通常与MCU的总线宽度相同，如普通51系列单片机的寄存器宽度是8位，嵌入式控制器和DSP处理器的寄存器宽度通常是32位或48位。当寄存器应用在MCU单元的外部时，由独立的一片中规模集成电路组成，通常称之为锁存器。常用的8位锁存器有74LS373，74
3、LS374，74LS377，74LS573等。应用锁存器时了解锁存器的锁存使能输入端的有效方式，控制输入端的控制方式和输出端的输出形式十分重要。锁存使能输入控制方式有：低电平有效，高电平有效，时钟上升沿有效，时钟下降沿有效。控制输入端有：异步清零，异步置数，同步清零，同步置数。输出形式：普通TTL输出，OC输出，三态输出。例1，74LS373的结构如图2所示，试分析其输入控制方式和输出方式。观察74LS373逻辑电路图，配合74LS373提供的数据手册可知74LS373是高电平触发、低电平输出全能控制、输出具有三态功能的8位锁存器。图3是应用74LS373中写入数据、控制8个LED指示灯状态的
4、一个电路图。需要改变指示灯状态的时序过程：（1） 准备输入数据（例，需要灯LED0、LED2、LED4、LED6亮时，令）；（2） LE控制输入置高电平，即令，将输入锁入寄存器；（3） LE控制输入置低电平，使锁存器处在保持状态。正常情况只要锁存使能输入无效，即使输入数据变化，输出指示灯的状态也不会变化。但是，当受到干扰时，出现时，正在变化的输入会被锁存入寄存器，使输指示灯的状态混乱。图3电路的抗干扰能力不强。图4在锁存器的锁存使能控制端增加了一个条件，当写信号 和地址信号同时有效时，锁存器才能锁存输入数据。这样即使信号（地址）受干扰，只要此时没有写信号，锁存器状态就不会改变，从而增加电路的抗
5、干扰能力。【题目2】：如何理解同步清零（置数）和异步清零（置数）的区别.【相关知识】：中规模集成计数器的功能表阅读、反馈清零法和反馈置数法的应用等。【解题方法】：中规模集成计数器的模通常是10或16，当要实现比集成计数器模小的计数器时，必须使用清零或置数端，应用的关键区分清零和置数是同步还是异步。【解答过程】：例1表1是单片集成计数器74LS161的功能表，图1是由单片集成计数器74LS161构成的计数器，试分析其逻辑功能。解由图1可知，集成计数器控制端（有效），置数端（无效），该设计应用了集成计数器功能表中的四位二进制计数功能。但清零端，而是受状态(q2)、(q1)和(q0)的控制，目的应用
6、反馈清零法改变计数顺序。当时，清零控制端有效，此时能否立即实现清零将由清零控制的同步或异步特性决定。异步控制不需要时钟有效沿的配合，只要控制端满足条件就能实现控制功能。同步控制当控制端满足条件后，还需要等待时钟有效沿，且时序不能颠倒，只能这样才能实现控制功能。由表1可知，74LS161的清零控制与时钟无关，属于异步控制。当时，清零控制端有效，立即实现清零功能，仅是一个短暂的过渡状态。图1的状态转移图如图2所示。例2图3是由单片集成计数器74LS161构成的时序电路，试分析其逻辑功能。解 由图3可知，集成计数器控制端（有效），清零端（无效），该设计应用了集成计数器功能表中的四位二进制计数功能。但
7、置数端，而是受状态(q3)、(q2)、(q1)和 (q0)（）的控制，目的应用反馈置数法改变计数顺序。由表1可知，74LS161的置数控制需要时钟有效边沿配合，属于同步控制。当时，置数控制端有效，但必须等待时钟边沿到达后才能实现置数功能，故状态不会立即被置数输入端替换，而会保持一个时钟脉冲的宽度，且在此间，一直有效，当下一个时钟有效沿到来时实现同步置数，。同步置数过程如图4所示。由此可得完整状态转换图如图5。【题目3】：如何实现集成计数器的级联.【相关知识】：中规模集成计数器的功能表阅读，反馈清零（置数）应用，计数器级联等。【解题方法】：当被设计计数器的容量大于单片中规模集成计数器的模时，必须
8、通过多片级联方式实现。片间级联方式有同步级联和异步级联两种。图1(a)各级计数器的时钟脉冲相同，称这种级联方式为同步级联。同步级联要求中规模集成计数器具有同步保持功能。图1(b)各级计数器的时钟脉冲不同，当前级时钟由前级计数器状态决定，称这种级联方式为异步级联。设第i级由单片集成计数器构成的计数器模为(mi)，则多片级联后的计数器容量等于。大容量计数器的设计可以分成两步：第一步是应用反馈清零或反馈置数法设计第级模为(mi)的计数器（最高级的设计略有不同），第二步是完成片间级联信号的设计。【解答过程】：例应用中规模集成计数器74LS163设计一个8421BCD编码的60进制计数器。 解 按设计要
9、求，60进制计数器应该分解成二级实现，且。本例采用反馈置数法实现个位10进制计数器，十位的6进制计数器采用反馈清零法实现。 十位和个位各用一片集成计数器实现，但十位的计数状态必须受个位的控制。只有当个位计数溢出时，十位才计一次数。由于74LS163具有同步保持功能，因此片间级联可以采用同步级联方式，当然也可以采用异步级联方式。1片间同步级联法通过个位状态(q3q2q1q0)控制十位的同步保持控制端，并令。这样，当个位计数至9，十位，计数功能有效，当下一个时钟有效沿到来后就可实现一次计数。产生十位同步控制端的过程如图2。高位（十位）采用反馈清零法实现。若只考虑设计一个6进制8421BCD编码的6
10、进制计数器，当状态等于5时就需准备好同步清零脉冲。但当设计8421BCD编码的60进制计数器时，最大输出是59，必须当十位等于5、同时个位等于9时，十位的同步清零端才允许有效，为下一次同步清零作好准备，故。8421BCD编码的60进制同步级联计数器如图3(a)。2片间异步级联法采用片间异步级联时，当个位计数溢出时为十位提供一个有效时钟边沿。由于74LS163是工作在时钟上升沿，为保证个位由9变0时，产生该上升沿，高位时钟，产生十位时钟有效沿的过程如图4。高位（十位）设计与同步级联相同，完整逻辑图如图3(b)。【题目4】：如何阅读集成计数器的功能表.【相关知识】：中规模集成计数器的功能表，计数，
11、清零，置数等。【解题方法】：中规模集成计数器的主要功能有计数、置数、清零和保持。计数又可分为加法和减法两种，编码方式主要有8421BCD编码的10进制计数器和四位二进制计数器两种。应用集成计数时特别要注意区分清零和置数是异步控制还是同步控制。【解答过程】：中规模集成计数器的逻辑功能可以用电路框图、逻辑功能表或时序图等描述，应用集成计数器必须学会阅读功能表。例，图1是集成计数器74LS163的电路框图，其逻辑功能如表1所示，且。表1中的第一行实现清零功能。清零条件是清零控制端有效，即。由于清零与时钟有效沿无关，故是异步清零，即只要清零输入控制有效（低电平），输出状态立即变成0000。表1中的第二
12、行实现置数功能。置数条件是：（1）清零控制端无效，置数控制端有效，即；（2）时钟脉冲上升沿触发。由于置数需要时钟有效沿配合，故是同步置数，当置数条件全部满足时。实现同步置数时，同步控制端必须先有效，等待时钟有效沿到达时实现置数功能，两者时序不能颠倒。表1中的第三行实现计数功能。从左至右，4位二进制计数功能需要满足的条件是：（1）置数和清零端均无效(由于清零和置数是低电平有效，无效时)；（2）同步计数端有效，；（3）时钟脉冲上升沿触发。表1中的第四、五行实现同步保持功能。置数和清零端均无效时，同时计数控制端无效时，即或，即使时钟有效沿到来，触发器状态仍保持不变，实现同步保持功能。【题目5】：应用
13、中规模集成计数器设计一般时序电路的方法.【相关知识】：中规模集成计数器的应用，状态变量的确定，状态真值表，状态转移图，时序电路设计的一般方法等。【解题方法】：需要具备记忆功能的数字电路必须是时序电路。时序电路也称为状态机（state machine）电路。设计时序电路必须确定电路的外部输入和外部输出，其中最关键的是确定电路可能存在的各种状态。如果状态转移图中状态连续变化，或者转换过程不受外部输入的控制，应用中规模集成计数器为核心设计时序电路完整设计流程是：（1） 确定时序电路的状态数和状态转移图，确定电路的外部输出；（2） 设总状态数是M，应用中规模集成计数器设计一个状态连续变化的M进制计数器
14、；（3） 对计数器的状态变量进行译码得到外部输出，设计框图如图1所示。如果时序电路有外部输入变量，状态之间的转换关系比较复杂、受外部输入控制，应用中规模集成计数器为核心的设计时序电路的流程是：（1） 确定电路的外部输入和外部输出；（2） 确定电路的所有原始状态，并确定各状态随着外部输入（包括时钟输入）变化时状态之间的转换关系，得到原始状态转移图；（3） 简化原始状态转移图；（4） 确定状态分配方法，决定中规模集成计数器的个数；（5） 利用置数和计数交替法确定中规模集成计数器的置数控制端和置数输入端，列出状态真值表（6） 通过卡诺图法简化，得到集成计数器的置数控制端方程和置数输入端方程；画出完整的逻辑电路图。 【解答过程】：例1 已知中规模集成计数器74LS161的电路框图如，功能表如表1所示。试用74LS161设计一个1100110001序列脉冲发生器。解 1100110001序列共有十个状态，利用中规模集成计数器设计一个十进制计数器，然后对计数器的状态变量译码，产生1100110001序列。设十进制计数器的状态转换图如图2。利用反馈清零法设计该状态转换图，十进制
