《实验2 组合逻辑电路的设计》由会员分享，可在线阅读，更多相关《实验2 组合逻辑电路的设计（4页珍藏版）》请在金锄头文库上搜索。
1、实验2组合逻辑电路的设计、试验目的1、掌握组合逻辑电路的设计方法。2、掌握组合逻辑电路的静态测试方法。3、熟悉CPLD设计的过程，比较原理图输入和文本输入的优劣。二、实验的硬件要求1、输入：按键开关（常高）4个；拨码开关4位。2、输出：LED灯。3、主芯片：Altera EPM7128SLC84-15。三、实验内容1、设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时， 判别电路输出为1,反之为0。2、设计四个开关控制一盏灯的逻辑电路，要求改变任意开关的状态能够引起灯亮灭状 态的改变。（即任一开关的合断改变原来灯亮灭的状态）3、设计一个优先排队电路，其框图如下：排队顺
2、序：A=1最高优先级B=1次高优先级C=1最低优先级要求输出端最多只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为 “1”。四、实验连线1、四位拨码开关连D3、D2、D1、D0信号对应的管脚。OUT输出信号管脚接LED灯。2、四位按键开关分别连K1、K2、K3、K4信号对应的管脚。OUT输出信号管脚接LED灯。3、A、B、C信号对应管脚分别连三个按键开关。输出A_Out、B_Out、C_Out信号对 应的管脚分别连三个LED灯。（具体管脚参数由底层管脚编辑决定）五、参考原理图1、原理图，如图2-1所示：VHDL硬件描述语言输入：library ieee;use ieee.std_
3、logic_1164.all;use ieee.std_logic_signed.all;entity bcd_pjq isport(din:in integer range 15 downto 0;dout:out std_logic);end;architecture a of bcd_pjq isbeginp1:processbeginif din5 thendout=0;elsedout=1;end if;end process p1;end;2、原理图，如图2-2所示：图2-2VHDL硬件描述语言输入：library ieee;use ieee.std_logic_1164.all;
4、entity led_control isport(k0,k1,k2,k3:in std_logic;y:out std_logic);end ;architecture one of led_control issignal dz:std_logic_vector(3 downto 0);begindzyyyyyyyyyyyyyyyyy=X;end case;end process p1;end one;3、原理图，如图2-3所示：图2-3VHDL硬件描述语言输入：library ieee;use ieee.std_logic_1164.all;entity queue_prior is p
5、ort(a,b,c:in std_logic;aout,bout,cout:out std_logic);end ;architecture one of queue_prior isbeginp1:processbeginif a=1 thenaout=1;bout=0;cout=0;elsif b=1 thenaout=0;bout=1;cout=0;elsif c=1 thenaout=0;bout=0;cout=1;elseaout=0;bout=0;cout=0;end if;end process p1;end one;六、实验报告要求1、对于原理图设计要求有设计过程。2、详细论述实验步骤。3、写一些对比两种硬件设计输入法的优劣的心得。
