《实验六--Verilog设计分频器计数器电路答案》由会员分享，可在线阅读，更多相关《实验六--Verilog设计分频器计数器电路答案（32页珍藏版）》请在金锄头文库上搜索。
1、实验六Vilg设计分频器/计数器电路一、实验目的1、进一步掌握最基本时序电路的实现措施；2、学习分频器/计数器时序电路程序的编写措施；3、进一步学习同步和异步时序电路程序的编写措施。二、实验内容1、用Verilog设计一种10分频的分频器，规定输入为lo(上升沿有效）,rset(低电平复位),输出clcot为个cck周期的低电平，4个cock周期的高电平）,文献命名为enpini1.v。2、用rilog设计一异步清零的十进制加法计数器，规定输入为时钟端CLK(上升沿）和异步清除端LR（高电平复位）,输出为进位端C和位计数输出端,文献命名为cout10.v。3、用erog设计8位同步二进制加减法
2、计数器，输入为时钟端CLK(上升沿有效）和异步清除端R(低电平有效），加减控制端UPON，当UDON为时执行加法计数,为0时执行减法计数;输出为进位端和8位计数输出端，文献命名为ter8.v。、用VERIOG设计一可变模数计数器，设计规定:令输入信号1和M控制计数模,当M10=00时为模18加法计数器;MM0=01时为模4加法计数器;当M1M010时为模2加法计数器;M1M0=11时为模6加法计数器,输入clk上升沿有效，文献命名为5.v。5、rogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，L是时钟输入端,上升沿有效；NA是时钟使能控制输入端,高电
3、平有效,当ENA=1时,时钟CL才干输入；CLR是复位输入端,高电平有效，异步清零；Q3.0是计数器低4位状态输出端，Q.0是高4位状态输出端;CT是进位输出端。三、实验环节实验一:分频器1、 建立工程2、 创立VeriogHDL文献3、 输入10分频器程序代码并保存4、 进行综合编译5、 新建波形文献6、 导入引脚7、 设立信号源并保存8、 生成网表9、 功能仿真10、 仿真成果分析由仿真成果可以看出cocout输出5个clk周期的低电平和个clok的高电平达到10分频的效果，设计对的。实验二:十进制加法计数器(异步清零)1、 建立工程2、 创立Veilog HDL文献3、 输入加法计数器代
4、码并保存4、 进行综合编译5、 新建波形文献6、 导入引脚7、 设立信号源并保存8、 生成网表9、 功能仿真10、 仿真成果分析由仿真成果可以看出异步清除端CR高电平时,输出清零,CR低电平则Q进行1到的计数,超过9进位端C为1 ,Q从0开始重新计数如此循环。因此设计对的。实验三:8位同步二进制加减计数器1、 建立工程2、 创立Verlo HDL文献3、 输入同步8位加减法计数器程序代码并保存4、 进行综合编译5、 新建波形文献6、 导入引脚7、 设立信号源并保存8、 生成网表9、 功能仿真10、 仿真成果分析由仿真波形图可以看出当时钟clc的上升沿到来时，cl为低电平时清零，实现同步复位。当
5、updown为低电平时,计数器做减法操作；当updown为低电平时,计数器做加法操作。因此设计对的。实验四：可变模数计数器1、 建立工程2、 创立Vrlog H文献3、 输入可变模数计数器程序代码并保存modul mcout5_ljj(M1,M0，L,out，c,R)；ipu 1，0,LK,CR;tputc；upu5:0out;r ;re5:M,;e5:ou;always(osedge LKopsedge C）egin if (R) bgin ut=;N=; endelse begi N=； case(M1,M0) b00: 18; b01： M4; b0： M=12; b11: =6； en
6、cas i(N=M) begin if(ut=（M） bein out=;cc; nd lse begi outout+1; en end ele begn out=0；c0; end endendendmule4、 进行综合编译5、 新建波形文献6、 导入引脚7、 功能仿真11、 仿真成果分析当1M000时波形图，此时为模8的加法计数器当MM=01时波形图,此时为模4加法计数器当00时波形图,此时为模12加法计数器当M1M0=1时波形图，此时为模6加法计数器实验五：2位十进制计数器1、 建立工程2、 创立Velg HDL文献3、 输入2位十进制计数器程序代码并保存mdul counte（cl
7、k,lr，ena,ou,qh);inutlk,lr,ena;outpucut；ouput:0 ql,qh；r:0qh,ql；eg co;lays (psede clkor odgcr)bn if(lr） begn h0； ql=0; cut=; en elseif(ena) begi l=q+1; if(=b101) bgin ql=0；q=q+； f(qh=b010) egn qh=0; cu=out; end n ndendendmdule4、 进行综合编译5、 新建波形文献6、 导入引脚7、 设立信号源并保存8、 生成网表9、 功能仿真和成果分析Q3.0是进位输出端,.3是高四位的状态输出端，成果对的。10、 生成俩位十进制计数器元件
