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1、实验六 组合逻辑电路设计一、实验目的： 1、掌握组合逻辑电路的分析与设计方法。 2、掌握SSI集成门电路的应用。3、掌握MSI集成电路译码器与数据选择器的应用。二、预习要求： 复习课本中相关内容。 1、根据题意列出输入、输出真值表。 2、利用卡诺图化简，写出最简或最合适的逻辑函数表达式。3、利用指定门电路实现逻辑功能。4、画出已设计完成的逻辑电路及实验用的接线图。 三、实验内容：1、设计三变量表决电路：要求：画出逻辑电路图，设计相应表格。自拟实验方案，测试电路的逻辑功能是否与设计功能一致。（1）用与非门74LS00实现。（2）用译码器（74LS138、74LS20）实现。（3）用数据选择器（7
2、4LS151及74LS153）实现。2、用异或门74LS86和与非门74LS00实现全加器电路：要求：画出逻辑电路图，设计相应表格。自拟实验方案，测试电路的逻辑功能是否与设计功能一致。四、实验仪器及元器件数字实验箱、万用表、74LS00、74LS20，74LS86、74LS138、74LS151、74LS153、74LS32等。五、实验报告：画出各部分逻辑电路图、真值表、及列出逻辑表达式，整理实验结果并进行分析，说明组合电路的特点和分析、设计方法。六、实验用门电路介绍：1、74LS00、74LS20及74LS32管脚及功能本实验所使用的74LS20（双四输入与非门）、74LS00（四二输入与非
3、门）和74LS32（四2输入或门）是一种低功耗肖特基集成TTL门电路，其及引线功能及排列图如下：123456789101112131474LS001A1B2A2B2YGND3Y3A3B4A4BVCC1Y4Y123456789101112131474LS201A1B1C1D1YGND2Y2A2B2C2DVCCNCNC Y = A+B2、74LS138管脚及功能双排直立式集成3线-8线译码器74LS138各引脚排列及功能如图所示。G1 G2A G2B A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 X X X X X 1 1 1 1 1 1 1 1 X 1 X X X X 1
4、 1 1 1 1 1 1 1 X X 1 X X X 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 译码器74138真值表A0A1A2Y1Y0Y2Y3Y4Y5Y6Y7G1G2AG2B由功能表可知：三个使能端G1G2AG2B 100时，八个译码输出都是
5、无效电平，即输出全为高电平“1”；三个使能端G1G2AG2B =100时，译码器八个输出中仅与地址输入对应的一个输出端为有效低电平“0”，其余输出无效电平“1”；在使能条件下，每个输出都是地址变量的最小项，考虑到输出低电平有效，输出函数可写成最小项的反，即： Yi = G1G2AG2Bmi 3、74LS151管脚及功能本实验使用的集成数据选择器74LS151为8选1数据选择器，数据选择端3个地址输入A2A1A0用于选择8个数据输入通道D7D0中对应下标的一个数据输入通道，并实现将该通道输入数据传送到输出端Y（或互补输出端）。74LS151还有一个低电平有效的使能端G，以便实现扩展应用。74LS
6、151引脚功能如图和附表所示。123456789101112131474LS151D3D2YGNDD0VCCD11516YGA2A1A0D7D6D5D4G A2 A1 A0 Y Y1 X X X 0 10 0 0 0 D0 D00 0 0 1 D1 D10 0 1 0 D2 D20 0 1 1 D3 D30 1 0 0 D4 D40 1 0 1 D5 D50 1 1 0 D6 D60 1 1 1 D7 D7 74151功能表A0A1A2D0D1D2D3D4D5D6D7YYG 使能条件下（G = 0），74LS151的输出可以表示为，其中mi为地址变量A2、A1、A0的最小项。只要确定输入数据就
7、能实现相应的逻辑函数，成为逻辑函数发生器。4、74LS153管脚及功能74LS153是双4选1数据选择器，是在一块集成芯片上有两个4选1数据选择器。两数据选择器共用数选输入A1A0，无互补输出端。芯片管脚如下图分布，功能如表所示。输 入输 出A1A0Y10000D0001D1010D2011D3 、为两个独立的使能端；A1、A0为公用的地址输入端；1D01D3和2D02D3分别为两个4选1数据选择器的数据输入端；1Y、2Y为两个输出端。 1）当使能端（）1时，数据选择器被禁止，无输出，Y0。 2）当使能端（）0时，数据选择器正常工作，根据地址码A1A0的状态，将相应的数据D0D3送到输出端Y。
8、 如：A1A000 则选择DO数据到输出端，即Y D0。 A1A001 则选择D1数据到输出端，即YD1，其余类推。 可用74LS153、反相器74LS04和或门74LS32构成8选1的选择器，如下图所示。5、74LS86管脚及功能Y = AB =123456789101112131474LS861A1B2A2B2YGND3Y3A3B4A4BVCC1Y4Y 74LS86是四2输入异或门。实验七 集成触发器一、实验目的 1、掌握基本RS、JK、D等常用触发器的逻辑功能及其测试方法； 2、研究时钟脉冲的触发作用。二、预习要求1、预习教材相关内容，了解触发器功能及时钟边沿。2、确定实验线路连接，画出
9、接线图，拟定实验必要的表格。三、实验内容 1 基本R-S触发器功能 与非门（74LS00）按图连接成基本RS触发器，置位端S和复位端R接0/1开关，输出端Q和Q接LED。改变输入端R、S的状态，测试并将测试结果填入下表中。与RS触发器真值表比较。2. J-K触发器逻辑功能测试：（1）测试异步复位端RD和异步置位端SD的功能。74LS112触发器的SD、RD、J、K接0/1开关，输出端Q和接LED，CP接手动单脉冲源。按下表要求，在RD、SD作用期间改变J、K、CP的状态，观察LED显示状态，测试并记录RD、SD对输出状态的控制作用。（2）J-K触发器逻辑功能测试： 改变J、K的状态，并用RD、
10、SD端对触发器进行异步置位或复位（即设置现态Qn）。按下表要求测试其逻辑功能并记录于表中。J KCPQn Qn+10 001010 101011 001011 10101 （3）观察J-K触发器分频功能 74LS112按下图接线，J、K接高电平（1），CP接2KHz连续脉冲源，RD、SD接高电平（1）。用示波器同时观察并记录CP、Q端波形，验证2分频的功能。接示波器CH2接示波器CH13. D触发器74LS74逻辑功能测试：（1）测试异步复位端RD和异步置位端SD的功能。74LS74一个触发器的SD、RD、D接0/1开关，输出端Q和Q接LED，CP接手动单脉冲源。按下表要求，在RD、SD作用期
11、间改变D、CP的状态，观察LED显示状态，测试并记录RD、SD对输出状态的控制作用。（2）D触发器逻辑功能测试： 改变D的状态，并用RD、SD端对触发器进行异步置位或复位（即设置现态Qn）。按下表要求测试其逻辑功能并记录于表中。DCPQn Qn+10010110101（3）观察D触发器分频功能74LS74按下图接线，CP接2KHz连续脉冲源，RD、SD接高电平（1）。用示波器同时观察并记录CP、Q端波形，验证2分频的功能。接示波器CH1接示波器CH2 四、实验仪器数字逻辑实验箱，示波器，74LS00，74LS112，74LS74。五、实验报告要求1RS、JK、D触发器功能验证结论。2. 阐述基
12、本R-S触发器输出状态“不变”和“不定”的含义。3. 总结SD、RD的作用。4说明触发器状态翻转的时钟边沿（即触发方式）和相关结论。5. 触发器的分频作用。六、实验用元件介绍 触发器是一种具有记忆功能的二进制存贮器件，是组成各种时序逻辑电路的基本器件之一。就触发器功能而言，有RS、JK、D、T、T触发器。就触发器结构而言，一般有主从、边沿之分。边沿型触发器有较好的抗干扰性能。D触发器和JK触发器都有TTL和CMOS集成产品。1、基本RS触发器可由二个与非门所组成，如图所示，没有单独的集成产品。在相应的置位端（S）或复位端（R）加有效电平（信号），基本RS触发器置位（Q = 1）或复位（Q = 0）。图示与非门组成的基本RS触发器，有效触发电平为低电平“0”，其功能见附表。RS触发器真值表 2、JK触发器本试验用
