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1、全自动电梯控制电路选题目的随着我国经济持续增长、 城镇化建设的加速和房地产行业的进一步发展， 对 电梯的需求越来越大。 所以电梯控制器就需要大强度的发展， 来满足社会的需求。 电梯的发展更加的智能化， 节约化。 对社会的发展， 人民生活水平的提高具有很 大的意义。所以加大对电梯控制器的发展，和技术上的研究是很重要的。随着EDA技术发展和应用领域的扩大与深入，EDA技术在电子信息、通讯、 自动控制及计算机应用等领域的重要性突出。随着技术市场与人才市场对 EDA 的需求不断提高， 产品的市场需求和技术市场的要求也必然会反映到教学领域和 科研领域中来。EDA技术的提高，促进了电梯控制器的发展。电梯行
2、业也随着科技的发展， 不断地出现在人们生活的各个场所， 因此，对 电梯控制器的设计是一个很实用的例子，对掌握EDA技术的应用也有很大的帮助。二设计目标掌握EDA设计的一般方法；熟悉Quartus 9.0软件，利用其设计一个符合以下设 计要求的全自动电梯控制电路。设计要求设计一个4层楼房全自动电梯控制电路，其功能如下：每层楼电梯入口处设有上，下请求开关各1,电梯设有乘客到达层次的停 站要求开关。有电梯所处位置指示装置和电梯上行，下行状态批示装置。 电梯每秒升（降）一层楼。到达某一层楼时，指示该层次的灯发光，并一 直保持到电梯到达新一层为止。电梯到达有停站请求的楼层后，该层次的指示灯亮，经过0 .
3、5S，电梯门 自动打开，开门指示灯亮，开门5S后，电梯门自动关闭（开门指示灯灭），电梯 继续运行。能记忆电梯外的所有请求信号， 并按照电梯运行规则次第响应， 每个请求 信号保留至执行后撤除。电梯运行规则，电梯处于上升模式时，只响应比电梯所在位置高的层次的 上楼请求信号，由下而上逐个执行，直到最后一个请示执行完毕。如更高层次有 下楼请求，则直接升到有下楼请求的楼层接客， 然后便进入下降模式。电梯处于 下降模式时与之相反，仅响应比电梯所在位置低的楼层的下楼请求。 电梯执行完 所有的请求后，应停在最后所在的位置不变，等待新的请求。开机（接通电源）时，电梯应停留在一楼，而各种上，下请求皆被清除。三实现
4、方案3.1控制器的控制模块控制器包括主控制器、楼层选择器、状态显示器、译码器和楼层显示器等6个模 块。乘客在电梯中选择所要到达的楼层，通过主控制器的处理，电梯开始运行， 状态显示器显示电梯的运行状态，电梯所在楼层数通过译码器译码从而在楼层显 示器中显示。分控制器把有效的请求传给主控制器进行处理， 同时显示电梯的运 行状态和电梯所在楼层数。3.2控制器的流程图初始化外部按键3.3 控制器的VHDL苗述模块流程四层电梯控制器的设计主要是对实体和结构体的设计，它的VHDL苗述模块流程如图：四层电梯控制器的 VHDL描述模块流程四设计过程4.1设计程序library ieee;use ieee.std
5、_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity yxh isport(clk:in std_logic;clkout:out std_logic);end yxh;architecture one of yxh issig nal count: std_logic_vector(8 dow nto 0);beginprocessbeginwait un til clkeve nt and clk=1;if coun t500 the n coun t=co un t+1; clkout=0;else coun t0); cl
6、kout=1;end if;end process;end architecture one;Elevator 模块(控制器) ：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity elevator isport( clk: in std_logic; up1,up2,up3,stop1,stop2,stop3,stop4,down4,down3,down2: in std_logic;ddelay,dclose: in std_logic;upled,downled: out std_
7、logic;floorled,nowfloor: out std_logic_vector(3 downto 0); dopenled: out std_logic_vector(5 downto 0);end elevator;architecture bhv of elevator istype state_type is (start,run,opendoor,dopenwait2,dopenwait3,dopenwait4,dopenwait5,dopenwait6,dope nwait7,dopenwait8,dopenwait9,dopenwait10,dclse,up,down,
8、upwait1,upwait2,downwait1,downwait2,stop);signal state : state_type;signal upm,downm,stopm,dat: std_logic_vector(3 downto 0);signal dclosem,ddelaym: std_logic;beginstate_trans:process (clk,up1,up2,up3,down4,down3,down2,stop1,stop2,stop3,stop4,upm,downm,stopm,dat, ddelay,dclose)variable position: int
9、eger range 0 to 4;beginif rising_edge(clk) thenif up1=1 then upm(0)=1; end if;if up2=1 then upm(1)=1; end if;if up3=1 then upm(2)=1; end if;upm(3)=0;if down4=1 then downm(3)=1; end if;if down3=1 then downm(2)=1; end if;if down2=1 then downm(1)=1; end if;downm(0)=0;if stop1=1 then stopm(0)=1; end if;
10、if stop2=1 then stopm(1)=1; end if;if stop3=1 then stopm(2)=1; end if;if stop4=1 then stopm(3)=1; end if;if dclose=1 then dclosem=1; end if;if ddelay=1 then ddelaym=1; end if;datif dat=0000 then state = start;elsif position= 0 then position:=position+1; state if stopm(0)=1 or upm(0)=1 thenstopm(0)=0
11、; upm(0)=0; state0001 then state= up;end if;elsif position=2 thenif stopm(1)=1 or upm(1)=1 or downm(1)=1 thenstopm(1)=0; upm(1)=0; downm(1)=0; state0011 then state= up;elsif dat0010 then state= down;end if;elsif position=3 thenif stopm(2)=1 or upm(2)=1 or downm(2)=1 thenstopm(2)=0; upm(2)=0; downm(2
12、)=0; state0111 then state= up;elsif dat0100 then state= down;end if;elsif position=4 thenif stopm(3)=1 or downm(3)=1 thenstopm(3)=0; downm(3)=0; state= opendoor;elsif dat1000 then state upled=1; state stateupled0011 or stopm0011) and stopm(1)=0 upm(1)=0 then state0111 and stopm(2)=0 and upm(2)=0 sta
13、te= up;else state downled= 1; state state downled= 0; position:=position-1;andif position=3 and (downm0100 or stopm0100) and stopm(2)=0 downm(2)=0 then state= down;elsif position=2 and dat0010 and stopm(1)=0 and downm(1)=0 thenstate= down;else stateif position=1 then stopm(0)=0; upm(0)=0;elsif position=2 then stopm(1)=0; upm(1)=0; downm(1)=0;elsif position=3 then stopm(2)=0; upm(2)=0; downm(2)=0;elsif position
