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三人表决器、五人表决器的实验报告一实验目的熟悉atusI软件的基本操作 2.学习使用Vilog HDL进行设计输入3.逐步掌握软件输入、编译、仿真的过程 二 实验说明本次实验是要设计一个三人表决器。该电路应有两个数据输入端口b1,b2,b3，电路的输出端口为voter(u输出信号）。b1b2 voter u b3 三人表决器真值表:输入信号输出信号B1BB3u0000001001111000111111111逻辑表达式：=三实验要求1、完成三人表决器的VerlgHD程序代码输入并进行仿真、采用结构描述方式和数据流描述方式3、完成对设计电路的仿真验证四、实验过程(1)三人表决器：程序代码 仿真结果五人表决器:程序代码 仿真结果五、实验体会通过三人表决器和五人表决器的设计,使我们更加熟悉Quas软件进行数字系统设计的步骤，以及运用Verilog HDL进行设计输入,并掌握三人表决器和五人表决器的逻辑功能和设计原理,逐步理解功能仿真和时序仿真波形。三人表决器和五人表决器大体相似,并没有太大的区别。
