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1、自测练习（6.1）14位寄存器需要（ ）个触发器组成。2图6-1中，在CP（ ）时刻，输入数据被存储在寄存器中，其存储时间为（ ）。3在图6-4中，右移操作表示数据从（ ）（FF0，FF3）移向（FF0，FF3）。4在图6-7中，当为（ ）电平时，寄存器执行并行数据输入操作；574LS194的5种工作模式分别为（ ）。674LS194中，清零操作为（ ）（同步，异步）方式，它与控制信号S1、S1（ ）（有关，无关）。774LS194中，需要（ ）个脉冲可并行输入4位数据。874LS194使用（ ）（上边沿，下边沿）触发。9为了将一个字节数据串行移位到移位寄存器中，必须要（ ）个时钟脉冲。10一
2、组数据10110101串行移位（首先输入最右边的位）到一个8位并行输出移位寄存器中，其初始状态为11100100，在两个时钟脉冲之后，该寄存器中的数据为：（a）01011110 （b）10110101 （c）01111001 （d）00101101142上升沿，1个CP周期3FF0，FF34低5异步清零，右移，左移，保持，并行置数6异步，无关718上边沿9810（c）01111001自测练习（6.2）1为了构成64进制计数器，需要（ ）个触发器。22n进制计数器也称为（ ）位二进制计数器。31位二进制计数器的电路为（ ）。4使用4个触发器进行级联而构成二进制计数器时，可以对从0到（ ）的二进制
3、数进行计数。5如题5图中，（ ）为4进制加法计数器；（ ）为4进制减法计数器。Q0Q1CP111JC1 FF01K1JC1 FF11K题5图（a）Q0Q1CP111JC1 FF01K1JC1 FF11K题5图（b）6一个模7的计数器有（ ）个计数状态，它所需要的最小触发器个数为（ ）。7计数器的模是（ ）。（a）触发器的个数（b）计数状态的最大可能个数（b）实际计数状态的个数84位二进制计数器的最大模是（ ）。（a）16 （b）32 （c）4 （d）89模13计数器的开始计数状态为0000，则它的最后计数状态是（ ）。162n3触发器4155（a），（b）67，37（c）8（b）91100自测
4、练习（6.3）1与异步计数器不同，同步计数器中的所有触发器在（ ）（相同，不同）时钟脉冲的作用下同时翻转。2在考虑触发器传输延迟的情况下，同步计数器中各Q输出端相对于时钟脉冲的延迟时间（ ）（相同，不同）。3在考虑触发器传输延迟的情况下，异步计数器中各Q输出端相对于时钟脉冲的延迟时间（ ）（相同，不同）。4采用边沿JK触发器构成同步22进制加法计数器的电路为（ ）。5采用边沿JK触发器构成同步22进制减法计数器的电路为（ ）。6采用边沿JK触发器构成同步2n进制加法计数器，需要（ ）个触发器，第一个触发器FF0的输入信号为（ ），最后一个触发器FF(n-1) 的输入信号为（ ）。7采用边沿JK
5、触发器构成同步3进制加法计数器的电路为（ ）。823进制加法计数器的最大二进制计数是（ ）。9参看图6-21所示计数器，触发器FF2为（ ）（最高位，最低位）触发器，第2个时钟脉冲后的二进制计数是（ ）。10参看图6-23所示计数器，其计数范围为（ ），它的各输出波形为（ ）。1 相同2 相同3 不相同Q0Q1CP111JC1 FF01K1JC1 FF11K45Q0Q1CP111JC1 FF01K1JC1 FF11K6n，J=K=1，JKQ0Q1Q2Qn-27略81119最高位，01010000100，输出波形略。自测练习（6.4）174LS161是（ ）（同步，异步）（ ）（二，十六）进制加
6、计数器。274LS161的清零端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）清零。374LS161的置数端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）置数。4异步清零时与时钟脉冲（ ）（有关，无关）；同步置数时与时钟脉冲（ ）（有关，无关）。574LS161的进位信号RCO为一个（ ）（正，负）脉冲；在（ ）条件下产生进位信号。6在（ ）条件下，74LS161的输出状态保持不变。（a）CLR=1 （b）LD=1 （c）ET=0 EP=0 （d）ETEP=0774LS161进行正常计数时，每来一个时钟脉冲（ ）（上升沿，下降沿），输出状态加计数一次。874LS161进行正常计
7、数时，相对于时钟脉冲而言，其输出Q0是（ ）分频输出，Q1是（ ）分频输出，Q2是（ ）分频输出，输出Q3是（ ）分频输出，进位信号RCO是（ ）分频输出。974LS192是（ ）（同步，异步）（ ）（二，十）进制可逆计数器。1074LS192的清零端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）清零。11当74LS192连接成加法计数器时，CPD、CPU 的接法是（ ）。（a）CPU1 CPD=1 （b）CPU1 CPD=CP（c）CPUCP CPD=1 （d）CPUCP CPD=012对于74LS93，将计数脉冲从CPA输入，QA连接到CPB时，（ ）（QA，QD，QC，QB）是最
8、高位；（ ）（QA，QD，QC，QB）是最低位。13对于74LS90，将计数脉冲从CPA输入，QA连接到CPB时，构成（ ）（8421BCD码，5421BCD码）十进制加计数器。这时，（ ）（QA，QD，QC，QB）是最高位；（ ）（QA，QD，QC，QB）是最低位。14对于74LS90，将计数脉冲从CPB输入，QD连接到CPA时，构成（ ）（8421BCD码，5421BCD码）十进制加计数器。这时，（ ）（QA，QD，QC，QB）是最高位；（ ）（QA，QD，QC，QB）是最低位。1574LS90构成8421BCD码的十进制加计数器时，（ ）可作为进位信号；它构成5421BCD码的十进制加计
9、数器时，（ ）可作为进位信号。1674LS90的异步清零输入端R0(1)、R0(2)是（ ）（高电平，低电平）有效。1774LS90的异步置9输入端S9(1)、S9(2) 是（ ）（高电平，低电平）有效。1874LS90进行正常计数时，每来一个时钟脉冲（ ）（上升沿，下降沿），输出状态加计数一次。1974LS90进行8421BCD码加计数时，相对于时钟脉冲而言，其输出QA是（ ）分频输出，QB是（ ）分频输出，QC是（ ）分频输出，输出QD是（ ）分频输出。20采用两片74LS161，按照异步方式构成多进制计数器时，如果将低位片的进位信号RCO直接连接到高位片的时钟脉冲输入端，这样构成的是（
10、）进制计数器。21两片74LS161构成的计数器的最大模是（ ），如果它的某计数状态为56，其对应的代码为（ ）。22两片74LS90构成的计数器的最大模是（ ），如果它的某计数状态为56，其对应的代码为（ ）。23在数字钟电路中，24进制计数器（ ）（可以，不可以）由4进制和6进制计数器串接构成。24在数字钟电路中，60进制计数器（ ）（可以，不可以）由6进制和10进制计数器串接构成。1同步，十六2低电平，异步3低电平，同步4无关，有关5正，输出端均为16（a）、(b)、(d)7上升沿82，4，8，169同步，十进制10高电平，异步11(c)12 QD，QA138421BCD码，QD，QA1
11、45421BCD码。QA，QB15QD，QA16高电平17高电平18下降沿192，5，10，102025521256，0011100022100，0101011023不可以24可以习题串行数据输入 SRG12CPD C1串行数据输出串行数据输入CP1234910111256786.2 试用3片74LS194构成12位双向移位寄存器。6.3 试用负边沿D触发器构成异步8进制加法计数器电路，并画出其输出波形。6.4 试用负边沿JK触发器构成异步16进制减法计数器电路，并画出其输出波形。6.5 试用正边沿D触发器构成异步5进制加法计数器电路，并画出其输出波形。6.6 试用负边沿JK触发器构成同步16
12、进制加法计数器电路，并画出其输出波形。6.7 试用负边沿JK触发器构成同步6进制加法计数器电路，并画出其输出波形。6.8 采用反馈清零法，利用74LS161构成同步10进制加法计数器，并画出其输出波形。6.9 采用反馈置数法，利用74LS161构成同步加法计数器，其计数状态为10011111。反馈清零法，利用74LS192构成同步8进制加法计数器。反馈置数法，利用74LS192构成同步减法计数器，其计数状态为00011000。6.12 试分析习题6.12图中所示电路，画出它的状态转换图，并说明它是几进制计数器。6.13试分析习题6.13图中所示电路，画出它的状态转换图，并说明它是几进制计数器。
13、1 1 0ET Q3 Q2 Q1 Q0EP D3 D2 D1 D074LS161CPLDRCOCLR11计数脉冲111 0 0 1ET Q3 Q2 Q1 Q0EP D3 D2 D1 D074LS161CPLDRCOCLR11计数脉冲1采用反馈清零法，利用74LS93构成异步10进制加法计数器，并画出其输出波形。采用反馈清零法，利用74LS90按8421BCD码构成9进制加法计数器，并画出其输出波形。采用反馈置9法，利用74LS90按8421BCD码构成9进制加法计数器，并画出其输出波形。利用74LS90按5421BCD码构成7进制加法计数器，并画出其输出波形。6.18分析习题6.18图中所示电路。画出它的状态转换图，并说明它是几进制计数器。利用两片74LS161构成同步24进制加法计数器，要求采用两种不同的方法。
