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1、Local Bus总线原理2021-10-01 21:32:09上一篇 | 下一篇硬件家园/查看3545 /评论1 /评分0 / 0 相信搞硬件的朋友都应该对Local Bus总线非常熟悉，在当今的通信电子领 域中，几乎所有的CPU、系统中都有它的身影。Local Bus总线乂称为CPU总线，根据上下位地址线序的差异，乂可分为Motorola CPU总线和Intel CPU总线。古老的CS51单片机就是Intel CPU总线的典型代表，而我们常用的 Power PC 就是Motorola CPU总线架构，它是从60X总线衍变过来的60X总线支持64、32、 16、8四种可选位宽模式，由丁 Lo
2、cal Bus总线是直接从60X总线上通过桥片 分出来的，所以它和60X总线是同步同频的，进行数据数据读写时与60X总线共 享带宽，不需要内核提供额外的处理。如下列图所示：SDKM/CDRZ/ OTHER I/ODDR3 PORT PORT16KByte60X BUS、Instruction CacheIMUPower PCCPU CORECPU IC16KByte Data Caclie mu60X to LocalBus BridgeLocal BUS：1Local BUS PORTDevice Bus数据/地址复用总线解复用后的 Device Bus叫Local Bus总线一般采用数据/
3、地址线复用的形式，通常为32位宽，使用时需要将总线的数据 和地址别离出来再分别接到目标器件的数据和地址端口，如连接到低速设备时还需要通过Buffer起来来进行驱动和隔离。在早期的设计中，通过用信号锁存器 来别离总线中的数据和地址如经典锁存器SN74LVC16373不过现在根本上都 是通过逻辑器件CPLC#进行解复用的。利用锁存器373对Device Bus总线数据 /地址解复用原理如下列图所示。在上图中，L_ALE是地址锁存信号，低电平有效，当 L_ALE出现一个低电平 脉冲时，锁存器的输入端口对LAD31:0信号进行采样、锁存并从输出端口输出， 直到下一个L_ALE低电平脉冲到来时，其输出状
4、态才发生改变， Device Bus总 线在输出地址信号时将L_ALE信号驱动为低电平，输出数据信号时，将 L_ALE 驱动为高电平，锁存器正式利用这个特点轻松实现 Device Bus总线上数据和地 址的别离。LocalBus总线上的数据读写分为同步模式和异步模式。在同步模式下，需要一个外部时钟信号供接收端和发送端共用,利用时钟信号的上升沿对数据进行 采样，SDRAMSSRAI#高速信号使用同步模式；异步传输模式下，不使用时钟 信号对数据进行采样芯片内部还是需要有系统参考时钟来产生时序的，而是利 用片选信号CS写使能信号 WEft读使能信号OEM数据进行采样，使用异步模 式的器件有FLASH
5、 BOOTROMo?Device Bus总线数据及控制信号列表及功能说明：1.LAD31:0:数据/地址复用信号，数据线宽度可设为 8、16、32为三种模式；地址线根数可根据实际存储空间大小来选取，比方，16根地址线可支持的寻址空间大小为针对8位宽存储器件，16位宽存储器件需要乘以2,其他类 推：216 = 65536Byte=64KByte。做为地址线时是单向输出，三态总线，LVTTL电平。做为数据线时是输入/输出双向信号，三态LVTTL2.CS_L : Chip Select，器件片选信号，低电平信号， Local Bus总线上每 个器件都有一个独立的CS_L信号，某个器件上的CS_L信号
6、为低电平时表示这个 器件被选中,Local Bus总线主控制器可以对其进行读写操作；3) .WE_L : Write Enable，写使能信号，低电平有效， Local Bus总线上的WEJB号为低电平时，表示在进行写操作，在异步传输模式下，它与CS_L信号配合对写数据进行采样；4) .OE_L : Output Enable，读使能信号，跟 WEjLfe似，在异步传输模式下 与CS_L信号配合对读数据进行采样；5) .ALE_L :地址锁存信号，低有效，其功能已经在前面介绍过了，不在赘述；6) .Rdv: 应答信号，对读写操作进行应答；7) .INT:中断输入信号；8) .RST_L :复位
7、信号；9) .CLK :参考时钟信号，只在同步传输模式下使用，异步模式下不使用，设 计中将其悬:空即可。实际应用中，一般只使用 LDA/CS_L/WE_L/OE_L/ALE_L些信号，其他信号 作为选用。上面介绍的是针对Intel CPU 总线的，Motorola CPU总线有一点点差异， 后者将OE_讶日WE吟并成一根控制信号，称为R/W当其为高电平时表示“读 操作，为低电平时表示“写操作。另外，后者还有一个DS控制信号，当其为低电平时表示总线上传输的数据是有效的，否那么为无效。如果Local Bus总线上挂SDRA降高速存器器件时还需要行列选择信号 RAS 和CAS以及数据奇偶校验信号DR
8、?CPU总线的大端模式和小端模式Intel系歹U的CPU总线是小端模式，也叫 Little-endian byte ordering其特点是低有效字节在低地址位，高有效字节在高地址位。Motorola CPU 及Power PC架构总线是大端模式，也叫 Big-endian byte ordering ,其特点是低有效字节在高地址位，高有效字节在低地址位。所以在使用大端模式总线连接外部器件时需要将地址线进行倒序，即最高位地址线与外部器件的最低地址位相连，最低地址位地址线与外部器件的最高地址 位相连，其他依次连接。?Local Bus总线的读写时序下列图为FLASK件MX29LV002CB106
9、读时序，该FLASK件提供的Local Bus 接口，Addresses信号是从Local BUSM址信号已经解复用了,Outputs是Local bus的数据信号。在第一个时钟周期内，Address信号线上传输的是目标器件的 地址信号，此时CS# OE# WE鄱处丁高电平无效状态，并且 Outputs输出的数 据无效。在第二个时钟周期内，CE疫为低电平，表示目标器件已经被选中，接 着OE也变为低电平大多数情况下，CS豚日OE凯乎是同时有效的，表示开始进 行读操作，主控制器在 CE翩OE脚为低电平有效的时候对 Outputs上的数据进 行采样通常做一定的延时后再采样，以保证采样数据的正确性，采
10、样到的数据 即为要读取的数据。WE#OE虾会同时变低的，因为Local Bus总线是半双工 工作方式，不可能同时进行读写两种操作。点开看活楚大图AddressesHlOHZI4IU.H ?DATAADDVnJid f-iOuipUTS下列图为FLASFW件MX29LV002CBT勺写时序，在 WE#日CS舸时为低有效的 情况下，Flash器件从数据总线上采样数据，然后写到指定的地址空间里去。对 比下这两个图，我们会发现，读操作时，OE#言号差不多在ADD Valid周期的中间局部有效，而写操作时， WE倩号几乎在ADD Valid周期的开始局部有效，为 什么有这个差异呢？其实想想也不难， 因为
11、读操作流程是：总线控制器给目标器 件发读取数据指令，等目标器件收到指令后再将总线控制器要读取的数据传回来， 这中间有线路的延时及目标器件的延时。 而写操作那么不然，可以将写操作命令和 要写的数据同时传到目标器件那边去，几乎没什么延时。?Local Bus总线的典型应用如下列图所示:如上图所示，CPLCM Device bus总线进行了解复用后连接到 FPGA FLASH 和NVRAMCPLD以对Local Bus总线的大小端模式进行切换，利用CS0_LCS1_L 和CS2_L根片选信号线来区分Local bus总线上的三个器件。FPG破用了 32 根数据线中的16根，32根地址线中的26根。我
12、们再仔细看一下其地址线标号，为 A26:1,我们也许会疑问，会不会是 搞错了啊，怎么不是从最低位地址 AO开始啊？是的，我没有写错，你也没有看 错，实际上就是从A1开始的。这是因为当数据线宽度为16位双字节模式也叫 WORD式，四个字节叫 DWORD式，单字节叫BYT戢式时，Local bus总线的 A1变为地址的最低位A0悬空不用，用它去连接器件的最低位地址线 A0。这其实也很好理解，因为对丁同样大的存储空间来说我们可以将存储空间想象纵横交错的棋盘状,当数据线D棋盘中的横线增加一倍的情况下从8位 增加到16位，要想保持数据线和地址线的乘积不变存储空间容量不变，那么 就要将地址线减少一半对丁译码前的数据线来说，就是减少一根线。下面的 NVRAIW的是8位BYTE莫式，所以最低位地址仍然用 A0去接。
