《基于FPGA的异步FIFO设计》由会员分享，可在线阅读，更多相关《基于FPGA的异步FIFO设计（47页珍藏版）》请在金锄头文库上搜索。
1、科技大学本 科 毕 业 设 计论文学 院 专 业 学生 班级学号 指导教师 二零壹叁年六月科技大学本科毕业论文基于FPGA的异步FIFO设计Asynchronous FIFO design based on FPGA / 摘 要在现代集成电路芯片中,随着设计规模的不断扩大,一个系统往往包含多个时钟,如何进行异步时钟间的数据传输成为了一个很重要的问题。异步FIFOFirst In First Out是一种先进先出电路,可以在两个不同的时钟系统间进行快速准确的数据传输,是解决异步时钟数据传输问题的简单有效的方案。异步FIFO在网络接口、数据采集和图像处理等方面得到了十分广泛的应用,由于国对该方面研
2、究起步较晚,国的一些研究所和厂商开发的FIFO电路还远不能满足市场和军事需求。由于在异步电路中,时钟间的周期和相位完全独立,以及亚稳态问题的存在,数据传输时的丢失率不为零,如何实现异步信号同步化和降低亚稳态概率以及正确判断FIFO的储存状态成为了设计异步FIFO电路的难点。本课题介绍了一种基于FPGA的异步FIFO 电路设计方法。课题选用Quartus II软件,在Cyclone II系列的EP2C5T144C8N芯片的基础上,利用VHDL 硬件描述语言进行逻辑描述,采用层次化、描述语言和图形输入相结合的方法设计了一个RAM深度为128 bit,数据宽度为8 bit的高速、高可靠的异步FIFO
3、电路,并对该电路功能进行时序仿真测试和硬件仿真测试。关键词：异步FIFO；同步化；亚稳态；仿真测试AbstractIn modern IC chips, with the continuous expansion of the scale of design, a system always contains several clocks. Howtotransmit databetween the asynchronous clocks become a very important problem.Asynchronous FIFO is a first-in, first-out cir
4、cuit, it can transmit data between two diffent clock systems fastly and accurately, it is also a simple and effective solution to solve the problem of asynchronous clock data transfer.The asynchronousFIFO has a very wide range of applications in network interface, data acquisition and image processi
5、ng.But because of the aspect of a late start, some domestic research institutes and manufacturers whichresearch the FIFO circuit also can not meet the needs of the market and the military. In the asynchronous circuit, because of that the clock cycle and phase is completely independent, and the prese
6、nce of metastability problems, the loss rate of data transmission is not zero. How to implement asynchronous signal synchronization, reduce the probability of metastability andjudge the state of the FIFO storage correctly become a difficult problem while designing the asynchronous FIFO circuit. This
7、 paper introduces a method of asynchronous FIFO circuit design based on FPGA. This topic selects Quartus II software, the Cyclone II family EP2C5T144C8N chip, based on the use of VHDL hardware description language for logical descriptions, using the method of combining hierarchical, description lang
8、uage and graphical input ,This topic designs a high-speed, highly reliable asynchronous FIFO circuit as the RAM depth is 128 bit and the data width is 8 bit, and tests the circuit function with timing and softwaresimulation.Keywords:AsynchronousFIFO; Synchronization; Metastability; simulation testin
9、g目 录第一章 绪论11.1 FPGA简介11.2 异步FIFO简介11.3 国外研究现状及存在的问题11.3.1 研究现状11.3.2 存在问题21.4 本课题主要研究容3第二章 异步FIFO设计要求及基本原理42.1 设计要求42.2 异步FIFO基本原理52.3 异步FIFO设计难点52.4 系统设计方案62.5 异步FIFO验证方案72.5.1 验证复位功能72.5.2 验证写操作功能72.5.3 验证读操作功能72.5.4 验证异步FIFO电路整体功能7第三章 模块设计与实现83.1 格雷码计数器模块83.2 同步模块83.3 格雷码自然码转换模块93.4 空满标志产生模块103.5
10、 双端口RAM13第四章 时序仿真与实现154.1 模块整合154.2 时序仿真及功能测试174.2.1 复位功能软件仿真与测试174.2.2 写操作功能时序仿真与测试174.2.3 读操作功能时序仿真与测试184.2.4 异步FIFO电路整体功能软件仿真与测试184.2.5 时序仿真结果总结19第五章 硬件仿真与实现205.1 外部电路焊接205.2 引脚分配215.3 调试电路设计245.3.1 调试电路介绍245.3.2 异步时钟产生模块255.3.3 伪随机数据队列产生模块255.3.5 调试电路引脚分配265.3.6 调试电路硬件仿真275.4 异步FIFO电路硬件仿真285.4.1
11、 复位功能硬件仿真与测试295.4.2 写操作功能硬件仿真与测试305.4.3 读操作功能硬件仿真与测试305.4.4 异步FIFO硬件电路整体功能软硬件仿真与测试315.4.5 硬件仿真结果总结32结论33致34参考文献35附录36第一章 绪论1.1FPGA简介FPGAFieldProgrammable Gate Array,即现场可编程门阵列,它是在CPLD、PAL、GAL等可编程器件的基础上进一步发展的产物10。利用VHDL或Verilog硬件描述语言进行电路设计,经过简单的布局整合之后,快速的烧入至 FPGA 上进行调试,是现代 IC设计验证技术的主流。FPGA作为一种半定制电路而出现
12、在专用集成电路ASIC领域中,既克服了先前可编程器件的门电路数目有限的缺点,又弥补了定制电路的不足。基于FPGA的异步FIFO具有现场可编程,容量改动性大,速度快,实现简单,开发时间快,生产周期短,可移植性好的优点。1.2 异步FIFO简介在现代集成电路芯片中,设计规模不断扩大,一个系统中往往包含多个时钟。如何在异步时钟间进行数据传输成为了电路设计中的一个重要问题。异步FIFOFirst In First Out是解决这个问题的一个简单有效的方案。异步FIFO是一种先进先出电路,常用来缓存数据和容纳异步信号间的周期和相位差异,使用异步FIFO可以在两个不同的时钟系统之间进行快速准确的实时数据传
13、输。异步FIFO在网络接口、数据采集和图像处理等方面得到了十分广泛的应用2。异步FIFO用在异步时钟数据接口部分,由于异步时钟间的频率和相位完全独立,数据传输时的丢失率不为零,如何降低数据丢失率,设计一个高速可靠的异步FIFO便成为了一个难点。本课题介绍了一种基于FPGA设计高速可靠的异步FIFO电路的方法。1.3 国外研究现状及存在的问题1.3.1 研究现状在20世纪80年代早期对FIFO存储器的容量和速度需求都很低,所以那时的FIFO芯片是基于移位寄存器的中规模集成MSI器件,由于这种芯片在容量不会太大,所以其速度也不可能很快。新型的FIFO芯片是基于RAM结构的大规模集成LSI电路,其部
14、存储单元使用一个双端口RAM,具有输入和输出两套数据线。由于采用RAM结构,数据从写入到读出的延迟时间将大大缩短。这种芯片能在存储宽度和深度上得到很大的发展。目前,为了更大的提高芯片容量,其部存储单元使用动态RAM代替静态RAM,并在芯片部集成刷新电路,通过部仲裁单元控制器件的读写及自动刷新操作。随着微电子技术的飞速发展,新一代的FIFO芯片容量越来越大,速度越来越快,体积也越来越小。美国IDT公司已经推出运行速度高达225MHz,电压低至2.5V,可在业各种配置下实现业最大数据流量高达9 Mb的FIFO系列。Cypress Semiconductor公司推出具有80位宽的BEAST型的高性能
15、FIFO存储器,它的带宽高达300bps,可以工作在200 MHz频率下；Honeywell公司推出了一种基于SOI的FIFO存储器,它采用专门的抗辐射加固工艺和设计版图,主要用于军事系统和高辐射的空间环境中；FIFO芯片的最新产品是IDT公司推出的多队列FIFO存储器系列,它使用集成的嵌入式FIFO存储器核和高速队列逻辑来构成块结构。它的数据读写速度可达到200 MHz,存储时间也只有3.6 ns,可以通过最多八个器件的连接来实现容量深度的扩展和队列扩展6。目前在国大部分集成芯片中,单独做FIFO芯片的很少,国的一些研究所和厂商也开发了FIFO电路,但还远不能满足市场和军事需求。1.3.2 存在问题 国外设计FIFO时,通常使用两种方法,一是利用可编程逻辑器件来构造FIFO,二是利用Verilog、VHDL等硬件描述语言来对FIFO的功能结构进行描述6。在大部分的EDA软件中,都是通过综合器来完成对EDA等硬件语言的编译的,综合器将硬件描述语
