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1、1.2.3.4.5.6.7.8.9.10.11.12.13.14.15.16.17.18.19.20.21.22.23.24.25.26.27.28.29.30.习题集及参考答案填空题般把 EDA 技术的发展分为( )个阶段。FPGA/CPLD 有如下设计步骤： 原理图 /HDL 文本输入、 适配、 功能仿真、 综合、 编程下载、硬件测试，正确的设计顺序是()。在 EDA 工具中，能完成在目标系统器件上布局布线的软件称为()。设计输入完成之后，应立即对文件进行()。基于硬件描述语言的数字系统设计目前最常用的设计方法称为()设计法。将硬件描述语言转化为硬件电路的过程称为()。IP 核在 EDA
2、技术和开发中具有十分重要的地位，以HDL 方式提供的 IP 被称为( )IP。SOC 系统又称为()系统。 SOPC 系统又称为()系统。将硬核和固核作为() IP 核，而软核作为() IP 核。IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为()。HDL 综合器就是逻辑综合的过程，把可综合的 VHDL/Verilog HDL 转化成硬件电路时， 包含了三个过程，分别是()、()、()。EDA 软件工具大致可以由五个模块构成， 分别是设计输入编辑器、 ()、()、()和()。按仿真电路描述级别的不同， HDL 仿真器分为()仿真、()仿真、()仿真和门级仿真。系统仿真
3、分为()、()和()。()仿真是对设计输入的规范检测，这种仿真通过只能表示编译通过，说明设计满足一定的语法规范，但不能保证设计功能满足期望。()仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。()仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。目前 Xilinx 公司生产的 FPGA 主要采用了 描述测试信号的变化和测试工程的模块叫做( 现代电子系统设计领域中的 EDA 采用( 有限状态机可分为()状态机和(Verilog HDL 中的端口类型有三类： ( Verilog HDL 常用两大数据
4、类型： ( FPGA / CPLD 设计流程为：原理图 编程下载t硬件测试。()配置存储器结构。)。)的设计方法。)状态机两类。)、( )、输入 /输出端口。)、( )。/HDL 文本输入 t()t是描述数据在寄存器之间流动和处理的过程。)为关键词。)和()。)， 100ps 代表()。连续赋值常用于数据流行为建模，常以( Verilog HDL 有两种过程赋值方式：( timescale 1ns/100ps 中 1ns 代表(未来的集成电路技术的发展趋势，把整上系统集成在一个芯片上去，这种芯片被称为)。)，从互连结构上可将 PLD 分为确定型和统计型两类。确定型结构的代表是(统计型结构代表是
5、（ ） 。31. CPLD 是由（ ）的结构演变而来的。32. FPGA 的核心部分是（ ），由内部逻辑块矩阵和周围 I/O 接口模块组成。33. 把基于电可擦除存储单元的 EEPROM 或 Flash 技术的 CPLD 的在系统下载称为（ ），这个过程就是把编程数据写入 E2CMOS 单元阵列的过程。34. 根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以（ ） 为单位将配置数据载人可编程器件：而并行配置一般以（ ）为单位向可编程器件 载入配置数据。35.36.37.38.39.40.41.42.43.44.45.46.47.48.FPGA 的配置模式有从动串行模式、从动并
6、行模式、主动串行模式、主动并行模式、以 及（ ）模式。可编程逻辑器件的配置方式分为（ ） VerilogHDL 是在（）年正式推出的。在 verilog HDL 的 always 块本身是（ Verilog HDL 中的 always 语句中的语句是（ Verilog HDL 提供了标准的系统任务，用于常用的操作。 统函数前都有一个标志符 （ ）加以确认。 Verilog HDL 很好地支持了 “自顶向下 ”的设计理念， 后，可以通过（ ）的方式，将系统组装起来。 Verilog HDL 模块分为两种类型：一种是（）功能，以综合或者提供仿真模型为设计目的；另一种是 模块的测试提供信号源激励、输
7、出数据监测。 Verilog 语言中，标识符可以是任意一组字母、数字、 合。 state， State ，这两个标识符是（）同。assign c=ab? a： b 中，若 a=3,b=2,贝U c=（ 在 Verilog HDL 的逻辑运算中，设 在 Verilog HDL 的逻辑运算中，设 果为（）。在 Verilog HDL 的逻辑运算中，设和（）两类。）语句。）语句。如显示、文件输入A=4b1010, a=2 ，b=0，/输出等，系即，复杂任务分解成的小模块完成模块，即，描述某种电路系统结构，（ ）模块，即，为功能）符号和下划线符号的组） 则表达式 A 的结果为（ 则 a & b 结果为
8、（;若a=2,b=3,则 c=(），）。）a | b 结a = 4 b1010, a 1 结果是(）。二、 EDA 名词解释1. ASIC ， 2.CPLD, 3.FPGA,4.IC, 5.LUT .6.PCB.7.RTL,8.FSM,9.GAL,10.ISP, 11.JATG, 12.PBD,13.BBD三、 选择题任 Verilog HDL 的端口声明语句中，用（ ）关键字声明端口为双向端口A ： inoutB ： INOUTC ：BUFFERD： buffer2用 Verilog HDL的 assign 语句建模的方法一般称为（）方法。A ：连续赋值B ：并行赋值C：串行赋值D：函数赋值
9、3IP 核在 EDA 技术和开发中具有十分重要的地位，IP 是指（ ）。A ：知识产权B ：互联网协议C：网络地址D：都不是4在 verilog HDL的 always 块本身是（）语句A ：顺序B ：并行C ：顺序或并行D：串行1在 Verilog HDL5的逻辑运算中，设A=8b11010001,B=8b00011001,则表达式“ A&B的结果6789101112131415161718192021为（ ）A ：8b00010001B： 8b11011001C：8b11001000D：8b00110111大规模可编程器件主要有FPGA 、 CPLD 两类，下列对 FPGA 结构与工作原理
10、的描述中，正确的是（ ）。A：FPGA 是基于 乘积项结构的可编程逻辑器件；B： FPGA 是全称为复杂可编程逻辑器件；C:基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D :在Altera公司生产的器件中，MAX7000系列属FPGA结构。下列 EDA 软件中，哪一个不具有逻辑综合功能:（ ）。A: ISE B: ModelSim C: Quartus II D: Synplify 下列标识符中， （ ）是不合法的标识符。A : State0B : 9moon C: Not_Ack_0D : signal关于 Verilog HDL 中的数字，请找出以下数字中最大的一个:（ ）。
11、A: 8b1111_1110B: 3o276 C: 3d170D:2h3E大规模可编程器件主要有FPGA、CPLD 两类，下列对 CPLD 结构与工作原理的描述中，正确的是（ ）。A ： CPLD 是基于 查找表结构的可编程逻辑器件；B：CPLD 即是现场可编程逻辑器件的英文简称；C:早期的CPLD是从GAL的结构扩展而来；D：在Xilinx公司生产的器件中， XC9500系列属CPLD结构;IP 核在 EDA 技术和开发中具有十分重要的地位； 提供用 VHDL 等硬件描述语言描述的 功能块，但不涉及实现该功能块的具体电路的 IP 核为（ ）。A ：瘦 IPB ：固 IPC ：胖 IPD ：都
12、不是不完整的 IF 语句，其综合结果可实现（ ）。A ： 时序逻辑电路 B ： 组合逻辑电路C ：双向电路 D：三态控制电路CPLD 的可编程是主要基于什么结构（ ）。D： 与或阵列可编程A ：查找表（ LUT ） C： PAL 可编程B： ROM 可编程IP 核在 EDA 技术和开发中具有十分重要的地位，以 HDL 方式提供的 IP 被称为：（ ）A:硬设a =A：a设 a=2A： aFPGA 可编程逻辑基于的可编程结构基于（ A ： LUT 结构B ： 乘积项结构CPLD 可编程逻辑基于的可编程结构基于 A ： LUT 结构B ： 乘积项结构下列运算符优先级最高的是（A：！设 a = 1
13、b1, b = 3IPB: 固 IPC:软 IPD: 都不是；4 b11010， b=41b0001 ， c= 4b11xz0 则下列式子的值为 1 bB: a = cC:13 - a b),b=0,则下列式子中等于X 的是（）。& bB : a | bC:!aD :的是（& a）。C：）。C： PLDPLDD ：都不对D ：都不对)。B： +C ：&b1O1, c = 4 b1010 则 X= a , b, c的值的等于(D ： A:71b1101100将设计的系统按照B: 81b 10101011C: 81b 11010101D: 81b11011010EDA 开发软件要求的某种形式表示出来，并送入计算机的过程，称为（ ）。A :设计的输入B :设计的输出C:仿真 D :综合一般把 EDA 技术的发展分为（ ）个阶段。A: 2B: 3 C: 4D: 5设计输入完成之后，应立即对文件进行（A :编译VHDL 是在A : 1983B :编辑）B:是在B:C :功能仿真年正式推出的。1985C ： 1987）年正式推出的。1985C ： 1987）。D :时序仿真D : 1989Verilog HDL A : 1983 基于
