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1、eda 技术与 vhdl 第四版课后答案【篇一：eda技术实用教程（第五版）习题答案（第110 章）-潘】ss=txt1 习 题1-1 eda技术与asic设计和fpga开发有什么关系？ fpga在asic设计中有什么用途？ p34eda技术与asic设计和fpga开发有什么关系？答：利用eda技术进行电子系统设计的最后目标是完成专用集成电路asic的设计和实 现；fpga和cpld是实现这一途径的主流器件。fpga和cpld的应用 是eda技术有机融合软硬件电子设计技术、soc （片上系统）和asic设计，以及对自动设计与自动实现最典型的诠释。fpga在asic设计中有什么用途？答：fpga
2、和cpld通常也被称为可 编程专用ic,或可编程asic。fpga实现asic设计的现场可编程器 件。1-2 与软件描述语言相比， vhdl 有什么特点? p46答：编译器将软件程序翻译成基于某种特定cpu的机器代码，这种 代码仅限于这种 cpu 而不能移植，并且机器代码不代表硬件结构， 更不能改变cpu的硬件结构，只能被动地为其特定的硬件电路结构 所利用。综合器将vhdl程序转化的目标是底层的电路结构网表文件，这种满 足 vhdl 设计程序功能描述的电路结构，不依赖于任何特定硬件环境 具有相对独立性。综合器在将vhdl（硬件描述语言）表达的电路功能转 化成具体的电路结构网表过程中，具有明显的
3、能动性和创造性，它 不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预 先设置的各类约束条件，选择最优的方式完成电路结构的设计。l- 3 什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? p6什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用 行为和功能层次表达的电子系统转换为低层次的便于具体实现的模 块组合装配的过程。有哪些类型？答：（1）从自然语言转换到vhdl语言算法表示，即自然 语言综合。从算法表示转换到寄存器传输级（registertransport level，rtl），即从行为域到结构域的综合，即行为综合。从rtl级 表示转换到逻辑门（包括触发器）
4、的表示，即逻辑综合。 （4）从逻辑门表 示转换到版图表示（asic设计），或转换到fpga的配置网表文件，可 称为版图综合或结构综合。综合在电子设计自动化中的地位是什么? 答：是核心地位（见图 1- 3）。综合器具有更复杂的工作环境，综合器在接受vhdl程序并准 备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺 库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约 束条件信息，将vhdl程序转化成电路实现的相关信息。1-4 在 eda 技术中，自顶向下的设计方法的重要意义是什么?p810答：在eda技术应用中，自顶向下的设计方法，就是在整个设计流 程中各设计环节逐步求精的过程。
5、1-5 ip在eda技术的应用和发展中的意义是什么? p2325答： ip 核具有规范的接口协议，良好的可移植与可测试性，为系统 开发提供了可靠的保证。1-6 叙述 eda 的 fpga/cpld 设计流程，以及涉及的 eda 工具及其在 整个流程中的作用。 （p1214）答：1设计输入（原理图/hdl文本编辑）（eda设计输入器将电路系统 以一定的表达方式输入计算机）；2综合（eda综合器就是将电路的高 级语言（如行为描述）转换成低级的，可与fpga / cpld的基本结构相 映射的网表文件或程序。）；3适配（eda适配器的功能是将 由综合器产生的网表文件配置于指定的目标器件中，使之产生最终
6、 的下载文件，如jedec、jam格式的文件。）；4时序仿真（eda时序 仿真器就是接近真实器件运行特性的仿真，仿真文件中已包含了器 件硬件特性参数，因而，仿真精度高。）与功能仿真（eda功能仿真器 直接对vhdl、原理图描述或其他描述形式的逻辑功能进行测试模拟, 以了解其实现的功能是否满足原设计的要求，仿真过程不涉及任何 具体器件的硬件特性。）；5编程下载（eda编程下载把适配后生成的 下载或配置文件，通过编程器或编程电缆向fpga或cpld下载，以 便进行硬件调试和验证（hardware debugging）。）； 6硬件测试（最后 是将含有载入了设计的 fpga 或 cpld 的硬件系统
7、进行统一测试，以 便最终验证设计项目在目标系统上的实际工作情况，以排除错误， 改进设计。其中eda的嵌入式逻辑分析仪是将含有载入了设计的 fpga的硬件系统进行统一测试，并将测试波形在pc机上显示、观 察和分析。 ）。2 习题2-1 olmc （输出逻辑宏单元）有何功能？说明gal是怎样实现可编 程组合电路与时序电路的。 p3436olmc有何功能？答：olmc单元设有多种组态，可配置成专用组合 输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向 口等。说明gal是怎样实现可编程组合电路与时序电路的?答：gal （通用 阵列逻辑器件）是通过对其中的olmc （逻辑宏单元）的编程和三种
8、模式配置（寄存器模式、复合模式、简单模式），实现组合电路与 时序电路设计的。2-2 什么是基于乘积项的可编程逻辑结构? p3334， 40 什么是基 于查找表的可编程逻辑结构? p4042 什么是基于乘积项的可编程逻辑结构?答： gal、cpld 之类都是基于 乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的 pal（可编程阵列逻辑）器件构成。什么是基于查找表的可编程逻辑结构？答：fpga （现场可编程门阵 列）是基于查找表的可编程逻辑结构。2-3 fpga 系列器件中的 lab 有何作用? p4244答：fpga （cyclone/cyclone ii）系列器件主要由逻辑阵列块lab
9、、 嵌入式存储器块（eab）、i/o单元、嵌入式硬件乘法器和pll等模块 构成；其中lab （逻辑阵列块）由一系列相邻的le （逻辑单元）构成 的; fpga可编程资源主要来自逻辑阵列块lab。2-4与传统的测试 技术相比，边界扫描技术有何优点? p4750答：使用bst （边界扫描测试）规范测试，不必使用物理探针，可 在器件正常工作时在系统捕获测量的功能数据。克服传统的外探针 测试法和“针床”夹具测试法来无法对ic内部节点无法测试的难题。2-5 解释编程与配置这两个概念。 p5156答：编程：基于电可擦除存储单元的eeprom或flash技术。cpld 一股使用此技术进行编程。 cpld 被
10、编程后改变了电可擦除存储单元 中的信息，掉电后可保存。电可擦除编程工艺的优点是编程后信息 不会因掉电而丢失，但编程次数有限，编程的速度不快。配置：基于sram查找表的编程单元。编程信息是保存在sram中 的，sram在掉电后编程信息立即丢失，在下次上电后，还需要重新 载入编程信息。大部分fpga采用该种编程工艺。该类器件的编程一 般称为配置。对于sram型fpga来说，配置次数无限，且速度快；在加电时可随时更改逻辑；下载信息的保密性也不如电可擦除的编 程。2- 6 请参阅相关资料，并回答问题：按本章给出的归类方式，将基 于乘积项的可编程逻辑结构的pld器件归类为cpld；将基于查找表 的可编程
11、逻辑结构的pld器什归类为fpga,那么，apex系列属于什 么类型pld器件？ max ii系列又属于什么类型的pld器 件?为什么? p4751答：apex(advanced logic element matrix)系列属于 fpga 类型 pld器件；编程信息存于sram中。max ii系列属于cpld类型的pld 器件；编程信息存于 eeprom 中。3 习题3-1说明端口模式inout和buffer有何异同点。p60inout : 具有三态控制的双向传送端口 buffer:具有输出反馈的单向东湖出口。3- 2 画出与以下实体描述对应的原理图符号元件: entity buf3s is
12、 -实体 1:三态缓冲器 port(input:in std_logic; -输入端 enable:in std_logic; -使能端 output:out std_logic); -输出端 end buf3s ;entity mux21 is -实体 2: 2选1 多路选择器 port(in0, in1,sel: in std_logic; output:out std_logic);3-3试分别用if_then语句和case语句的表达方式写出此电路的 vhdl程序,选择控制信号s1和s0的数据类型为std_logic_vector;当 s1=?0?,s0=?0? ； s1=?0?,s0=
13、?1? ； s1=?1?,s0=?0?和 s1=?1?,s0=?1?时，分另U执行 y=a、y=b、y=c、y=d。解1 ：用if_then语句实现4选1多路选择器 library ieee;use ieee.std_logic_1164.all;entity mux41 isport (a,b,c,d: in std_logic;s0:in std_logic;s1:in std_logic; y: out std_logic); end entity mux41;architecture if_mux41 of mux41 issignal s0s1 : std_logic_vector(
14、1 downto 0);-定义标准逻辑位矢 量数据 begins0s1=s1s0; -s1 相并 s0, 即 si 与 s0 并置操作 process(s0s1,a,b,c,d) beginif s0s1 = 00 then y = a; elsif s0s1 = 01 then y = b; elsif s0s1 = 10 then y = c; else y = d;end if;end process;end architecture if_mux41;-解 2：用 case 语句实现 4 选 1 多路选择器library ieee;use ieee.std_logic_1164.all
15、;entity mux41 isport (a,b,c,d: in std_logic;s0:in std_logic;s1:in std_logic; y:out std_logic);end entity mux41;architecture case_mux41 of mux41 issignal s0s1 : std_logic_vector(1 downto 0);-定义标准逻辑位矢 量数据类型 begins0s1=s1s0;-si相并s0,即si与s0并置操作 process(s0s1,a,b,c,d) begincase s0s1 is -类似于真值表的 case 语句= y = y = y = ywhen 00 when 01 when 10 when 11= a;= b;= c;= d;when others =null ;end case;end process;,=Jend architecture case_mux41;3-4 给出 1 位全减器的 vhdl 描述；最终实现 8 位全减器。要求: 1）首先设计 1 位半减器,然后用例化语句将它们连接起来 ,图 4-20 中 h_suber是半减器,diff是输出差(diff=x-y),s_out是借位输出(s_out=1,xy),sub_in是借位输 入。xinyin a cb d
