EDA课设抢答器

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1、前言11 设计任务及原理分析21.1 设计任务21.2 方案设计与论证22 软件介绍33 单元电路设计及仿真63.1 抢答鉴别及显示模块63.1.1 VHDL 源程序63.1.2 抢答鉴别及显示模块仿真图73.2 倒计时模块73.2.1 VHDL 源程序73.2.2 倒计时模块仿真图93.3 报警模块93.3.1 VHDL 源程序93.3.2 报警模块仿真图103.4 顶层文件103.4.1 顶层文件仿真图104 硬件测试11总结12参考文献13附录14前言EDA(Electronic Design Automation)技术发展迅猛，一再科研，产品设计与制 造及教学等各个方面都发挥着巨大的作

2、用。目前，国美应用较为广泛的EDA工具 有Quartus.数字逻辑电路是重要的硬件级车课程，也是一门与应用密切相关的课 程，其应用理论与方法随数字电路器件的发展而不断变革。VHDL 是一种硬件描述语言，他可以对电子电路和系统的行为进行描述。 几乎这种描述，结合相关的软件工具可以得到所期望的实际电路与系统。VHDL的含义是 VLSIC Hardware Description Language(VHSIC硬件描述语 言)。Vhsic是very high integrated circuits的缩写，是20世纪80年代在美国国防部的 资助下始创的，并最终导致了 VHDL语言的出现。他的死一个规范版

3、本为VHDL 87, VHDL93是其后续的升级版本。VHDL是IEEE(Institute of Electronics Engineers, 美国电气和电子工程师协会 )制定为规范的似一种硬件描述语言，规范版本为 1076.IEEE后来又补充制定了 IEEE1164，引入了多值逻辑系统使用VHDL语言描 述的电路，可以进行综合与仿真，然而，值得注意的是，尽管所有VHDL代码都 是可以放真的，但并不是所有代码都是可综合的。VHDL被广泛使用的基本原因在于它是一种标准语言，是与代码和工艺无关 的，从而可以方便的进行移植和重用。VHDL语言的两个最直接的应用领域是可 编程逻辑器件和专用集成电路。

4、(ASIC :Application Specific Integrated Circuit), 其中可编程逻辑器件包括复杂可编程逻辑器件 (CPLD: Complex Programmer Logic Device )和现场可编程门阵列， (FPGA: Field Programmer Gate Arrays)。 一段VHDL的代码编完之后用户可以使用Altera，Xilinx或Atmel等厂商的可编 程器件来实现真个电路，或者将气体交给专业的代客户加工的工厂用于ASIC的 生产。最需要说明的是：与常规的顺序执行的计算机程序不同，VHDL从根本上 讲是并发执行的。因此，我们通常称之为代码，而

5、不是程序。在VHDL中，只有 在进程Process函数function和过程procedure内部的语句才是顺序执行的。抢答器市委智力竞赛者在答题时间进行抢答而设计的一种优先表决器电路， 竞赛者可以分为若干组，抢答时各组对主持疼提出的问题要在最短的时间没作出 判断，并按下抢答按键回答问题，当地一个人按下案件后，则在显示器上显示该 组的号码，对定的灯亮，同时电路将其他各组按键封锁，哈斯其不起作用，因此 要完成抢答器的逻辑功能，该电路应包括抢答器鉴别模块，抢答器计时模块，报 警模块。1 设计任务及原理分析1.1 设计任务（1）设计一个四组（人）参加的智力竞赛抢答计时器，其具有四路抢答输 入，主持人

6、按下复位键后，系统复位并进入抢答状态；（2）当某组首先按下抢答键后，该路生成抢答信号，竞赛抢答器能够设别 最先抢答的信号，锁定该信号，同时扬声器响起，在数码管上显示参赛小组的组 号；（3）主持人对抢答结果进行确认，给出倒计时计数允许信号，开始回答问 题，计时显示器从初始值开始以秒为单位倒计时，计数至0时，停止计数，扬声 器发出超时报警信号，以中止继续回答问题；（4）当主持人给出倒计时计数禁止信号时，扬声器停止鸣叫；（5）参赛者在规定时间内回答完问题，主持人给出倒计时计数禁止信号， 以免扬声器鸣叫，按下复位键，又可开始新一轮的抢答1.2 方案设计与论证将该任务分成三个模块进行设计，分别为：抢答器

7、鉴别模块、抢答器倒计时 模块、报警模块，最后是撰写顶层文件。抢答器鉴别模块： 在这个模块中主要实现抢答过程中的抢答功能，并能对超前抢答进行警告， 还能记录无论是正常抢答还是朝前抢答者的台号，并且能实现当有一路抢答按键 按下时，该路抢答信号将其余个绿抢答封锁的功能。其中有四个抢答信号sO、si、 s2、s3;抢答状态显示信号states；抢答与警报时钟信号clk2；系统复位信号rst；警 报信号void。使用带有译码功能的数码管，故不用单独译码。倒计时模块： 在这个模块中主要实现回答过程中的计时功能，主持人给出倒计时允许信号 后进行60秒的倒计时,并且在60秒倒计时后停止计数，扬声器发出超市报警

8、信号， 以终止继续回答问题。其中有抢答时钟信号clk2 ；系统复位信号rst ；倒计时允许 信号s；超时报警信号warn；计时中止信号stop；计时十位和个位信号tb, ta。报警信号： 在这个模块中主要实现回答超时的报警功能，倒计时超时即个位和十位均为 零时报警信号war n作用。顶层文件：在这个模块中是对前三个模块的综合编写的顶层文件。2 软件介绍Quartus II是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、 VerilogHDL以及AHDL (Altera Hardware Description Language)等多种设计输入 形式，内嵌自有的综合器以

9、及仿真器，可以完成从设计输入到硬件配置的完整 PLD设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tel脚本完成设计 流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功 能集中，易学易用等特点。Quartus II支持Altera的IP核，包含了 LPM/MegaFunction宏功能模块库，使用 户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方 EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方 EDA工具。Quartus II是Altera公司提供的一套集成了编译、布局布线和仿真工具在内的 综

10、合开发环境。它能完成从代码输入到物理实现的全部设计流程，支持Altera公 司的所有FPGA和CPLD器件，是MaxPlusII的后继版本。启动QuartusI I,则会显示图2-1所示的界面。图2-1 Quartus II打开界面首先新建一个工程，创建工程的路径必须都是英文，不能有中文，工程名要 与实体名相同，同时包含新生成的.vhd文件。然后新建一个V HDL文件后会出现 一个空白窗口，在这个空白窗口可以输入V HDL代码，如下图2-2所示。| 迅 aa.vwfaa.vhdFlow： CompilationTaskMz日 Compile Design，里.里由亠由亠宙 Aiialysi s

11、 ij. Sjii+htsis Fitter (Jlace & Route) Assembler (.(Jeiierate prugiairiiiii: Classi iz Timing Aiialymimk EBA Netlist Writerab/Program Device (Open. Programmer)library ieee;use ieee.scd_logic_1164.all;H entity ja isH pore(ppi,pp2,pp3,pp4:in scd_logic;pnum: out std_logic_vector(3 downto 0); clock,srl:

12、ou匸 std_logic;end ja;H archiceccure ja of ja issignal p:std_logic_vector(3 downto 0；H beginppnunK=,0100,ir;clock=, O ;srlpnunK=,0011n;clock=, O ;srlpnunK=,0010,ir;clock=, O ;srlpnunK=,r0001;clocc=, O ;srlpnunK=,0000,ir;clock=, 1 ;srl end case;end process;end ja;library ieee;use ieee.std_logic_1164.a

13、ll;H entity buttonl isH pore(rst,button,clock:in std_logic; pressed:out std_logic);end buttonl;S architecture buttonl of buttonl isHbeginH process(rstrbutton)beginB if(rst=,0,) thenMessage:” | Locate图2-2输入VHDL代码窗口输入完V HDL代码后点击Start Compilation即可进行编译。如果程序语法有错 就会进行错误提示，如果代码正确则编译提示正确，则编译通过代码无语法错误。Flow：

14、 |Compilation |7由”4Analysis & Syiithesis7宙”4Fitter (Place & Route)7Assembler (Generate prograiriiiii:7Classic Timing AnalysisEDA Netlist Writer|Task歐/ J Compilf： DesigriFrograiri Device (Open Frogrammer)编译通过之后可以进行波形仿真，打开波形编辑器，则会出现进行仿真的窗 口如下2-3所示。在Name下的空白区域中单击右键（见图2-9）选择Insert Node or Bus。在下一个窗口中，选择

15、Node Finder，则会出现图2-10所示的窗口。将 Filter设为Pins:al 1。单击Start，然后单击“ “，最后单击OK,波形窗口中就 会显示出VHDL代码中实体所包含的全部信号。注意输入信号用一个标有I的 想没得箭头来标记，而输出信号用一个标有 O 的外向箭头来标记。信号的位置 可以通过拖动来改变。f |Message:or Help” press Fl| 电 口 Mt |Idle|NUN图 2-3 代码仿真窗口把输入输出信号添加到波形窗口，设定输入信号的值，然后点击 StartSimulation启动仿真，即可得到仿真结果如下图2-4所示。Analysis& SjTithe sisFitter (Place & Route)Task 区Program Device (Open Frograjn