系统级芯片集成SoC

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1、系统级芯片集成 SoC随着 VLSI 工艺技术的发展，器件特征尺寸越来越小，芯片规模越来越大， 数百万门级的电路可以集成在一个芯片上。 多种兼容工艺技术的开发， 可以将差 别很大的不同种器件在同一个芯片上集成。为系统集成开辟了广阔的工艺技术 途。真正称得上系统级芯片集成， 不只是把功能复杂的若干个数字逻辑电路放在 同一个芯片上， 做成一个完整的单片数字系统， 而且在芯片上还应包括其它类型 的电子功能器件， 如模拟器件和专用存贮器， 在某些应用中，可能还会扩大一些， 包括射频器件甚至 MEMS 等。通常系统级芯片起码应在单片上包括数字系统和 模拟电子器件。由于单片系统级芯片设计在速度、 功耗、成

2、本上和多芯片系统相比占有较大 的优势。另外电子系统的专用性对不同的应用，要求有专用的系统。因此发展 SOC 设计在未来的集成电路设计业中将有举足轻重的地位。本文在分析系统级 芯片特点的基础上讨论单片系统所必须的设计术以及工艺加工方法。一 系统级芯片特点系统级芯片是在单片上实现全电子系统的集成，具有以下几个特点：1、规模大、结构复杂。数百万门乃至上亿个元器件设计规模，而且电路结构还包括MPU、SRAM 、DRAM、EPROM、闪速存贮器、ADC、DAC以及其它模拟和射频电路。为了缩 短投放市场时间，要求设计起点比普通 ASIC 高，不能依靠基本逻辑、电路单元 作为基础单元，而是采用被称为知识产权

3、（IP）的更大的部件或模块。在验证方 法上要采用数字和模拟电路在一起的混合信号验证方法。 为了对各模块特别是 IP 能进行有效的测试，必须进行可测性设计。2、速度高、时序关系严密。高达数百兆的系统时钟频率以及各模块内和模块间错综复杂的时序关系， 给 设计带来了多问题， 如时序验证、 低功耗设计以及信号完整性和电磁干扰、 信号 串扰等高频效应。3、系统级芯片多采用深亚微米工艺加工技术，在深亚微米时走线延迟和门 延迟相比变得不可勿视，并成为主要因素。再加之系统级芯片复杂的时序关系， 增加了电路中时序匹配的困难。 深亚微米工艺的十分小的线间矩和层间距， 线间 和层间的信号耦合作用增强， 再加之十分高

4、的系统工作频率， 电磁干扰、 信号串 扰现象，给设计验证带来困难。二、SOC设计技术1、设计再利用数百万门规模的系统级芯片设计， 不能一切从头开始， 要将设计建立在较高 的层次上。需要更多地采用 IP 复用技术，只有这样，才能较快地完成设计，保 证设计成功，得到价格低的SOC，满足市场需求。设计再利用是建立在芯核（CORE ）基础上的，它是将已经验证的各种超级 宏单元模块电路制成芯核， 以便以后的设计利用。 芯核通常分为三种， 一种称为 硬核，具有和特定工艺相连系的物理版图， 己被投片测试验证。 可被新设计作为 特定的功能模块直接调用。第二种是软核，是用硬件描述语言或 C 语言写成， 用于功能

5、仿真。第三种是固核（firmcore），是在软核的基础上开发的，是一种可 综合的并带有布局规划的软核。 目前设计复用方法在很大程度上要依靠固核， 将 RTL 级描述结合具体标准单元库进行逻辑综合优化， 形成门级网表， 再通过布局 布线工具最终形成设计所需的硬核。这种软的 RTL 综合方法提供一些设计灵活 性，可以结合具体应用，适当修改描述，并重新验证，满足具体应用要求。另外 随着工艺技术的发展， 也可利用新库重新综合优化。 布局布线、 重新验证获得新 工艺条件下的硬核。 用这种方法实现设计再利用和传统的模块设计方法相比其效 率可以提高 2一 3倍，因此， 0.35微米工艺以前的设计再利用多用这

6、种 RTL 软 核综合方法实现。随着工艺技术的发展，深亚微米（DSM）使系统级芯片更大更复杂。这种 综合方法将遇到新的问题， 因为随着工艺向 018 微米或更小尺寸发展， 需要精 确处理的不是门延迟而是互连线延迟。 再加之数百兆的时钟频率， 信号间时序关 系十分严格，因此很难用软的 RTL 综合方法达到设计再利用的目的。建立在芯核基础上的系统级芯片设计，使设计方法从电路设计转向系统设 计，设计重心将从今大的逻辑综合、门级布局布线、后模拟转向系统级模拟，软 硬件联合仿真，以及若干个芯核组合在一起的物理设计。 迫使设计业向两极分化， 一是转向系统， 利用 IP 设计高性能高复杂的专用系统。 另一方

7、面是设计 DSM 下 的芯核，步入物理层设计，使 DSM 芯核的性能更好并可遇测。2、低功耗设计系统级芯片因为百万门以上的集成度和数百兆时钟频率下工作， 将有数十瓦 乃至上百瓦的功耗。 巨大的功耗给使用封装以及可靠性方面都带来问题， 回此降 低功耗的设计是系统级芯片设计的必然要求。 设计中应从多方面着手降低芯片功 耗。（ 1）在系统设计方面，降低工作电压是一方面，但太低工作电压将影响系 统性能。比较成熟的方法是采用空闲（Idle）模式和低功耗模式，在没有什么任 务的情况下使系统处于等待状态或处于低电压低时钟频率的低功耗模式。 采用可 编程电源是挟取高性能低功耗的有效方法。（2） 在电路组态结构

8、方面尽可能少采用传统的互补式电路结构， 因为互补 电路结构每个门输入端具有一对 P、 NM0S 管，形成较大的容性负载， CMOS 电路工作时对负载电容开关充放电功耗占整个功耗的百分之七十以上， 因此深亚 微米的电路结构组态多选择低负载电容的电路结构组态，如开关逻辑， Domino 逻辑以及 NP 逻辑，使速度和功耗得到较好的优化。（3）低功耗的逻辑设计，一个数百兆频率的工作的系统不可能处处都是几 百兆频率工作， 对于电路中那些速度不高或驱动能力不大的部位可采用低功耗的 门，以降低系统功耗。 因此在逻辑综合时就将低功耗优化设计加进去， 在满足电 路工作速度的前题下，尽可能用低功耗的单元电路。（

9、 4）采用低功耗电路设计技术， MOS 输出电路几乎都采用一对互补的 P、 NMOS 管，在开关过程中，在瞬间存在两个器件同时通导，造成很大功耗，对 系统级芯片引出腿多， 电路频率高， 这一现象更存严重， 回此在电路设计时应尽 可能避免这一问题出现以降低功耗。3、可测性设计技术系统级芯片是将芯核和用户自己定义的逻辑（ UDL 一起集成，芯核深埋在 芯片中，芯核不能事先测试。 只能在系统级芯片被制造出来后作为系统级芯片的 一部份和芯片同时测试。 因此对系统级芯片测试存在许多困难， 首先是芯核是别 人的，选用芯核的设计者不一定对芯核十分了解， 不具备对芯核的测试知识和能 力。再加之芯核深埋在芯片之

10、中， 不能用测试单个独立芯核的方法去处理集成后 的芯核测试。 只能通过某种电路模块的接入将芯核和外围测试资源接通， 常用的 方法有以下几种：（1）并行直接接入技术，它是将芯核的 IO 端直接接至芯片的引出端，或 者通过多路选择器实现芯核 IO 端和芯片引出端公用。对芯片内箝入芯核比较 少的芯片或有丰富引出端可利用的芯片往往用这种方法。 并行直接接入的优点是 可直接不利用独立芯核的测试方法测试片上箝入的芯核。（2）串行扫描链接入法，本方法是在芯核四周设置扫描链，使芯核的所有 IO 都能间接的不时）围接通。通过扫描链，可以将测试图形传至测试点，也 可以将测试响应结果传出。 边界扫描技术就是一种特定

11、的接入方法。 串行扫描方 法的优点是节约引出端口。（3）接入功能测试机构，这种方法是在芯核周围接入逻辑模块以产生或传 播测试图形。 片上自测试是其中一种， 在片上接入测试资源， 实现对特定芯核的 测试。自测试降低了外围接入模块的复杂性， 只需简单的测试接口， 绝大多数存 贮器测试可用此方法，将自测试逻辑和存贮器芯核设计在一起。一个完整的系统级芯片测试应包括芯核内部测试，以保证每个芯核正确无 误。还应通过周围逻辑电路进行跨芯核的测试， 以及对用户自定义逻辑电路的测 试。芯片设计时可测性设计的任务是将测试装置和被测系统级电路通过 DFT 的 测试线路连成一个统一的机构。 可将各个芯核的接入路径和芯

12、片总线相连，也 可将需控制和需观察的测试点接在扫描链中。 形成一个统一的可为测试装置控制 的整体。4、深亚微米 SOC 的物理综合由于深亚微米时互连线延迟是主要延迟因素， 而延迟又取决于物理版图。 因 此传统的自上而下的设计方法只有在完成物理版图后才知道延迟大小。 如果这时 才发现时序错误， 必须返回前端， 修改前端设计或重新布局， 这种从布局布线到 重新综合的重复设计可能要进行多次， 才能达到时序目标。 随着特征尺寸的减少， 互连线影响越来越大。 传统的逻辑综合和布局布线分开的设计方法已经无变得无 法满足设计要求。 必须将逻辑综合和布局布线更紧密的联系起来， 用物理综合方 法，使设计人员同时

13、兼顾考虑高层次的功能问题、 结构问题和低层次上的布局布 线问题。物理综合过程分为初始规划、 RTL 规划和门级规划三个阶段。在初始规划阶段，首先完成初始布局，将 RTL 模块安置在芯片上，并完成I/O 布局，电源线规划。根据电路时序分折和布线拥挤程度的分析，设计人员可 重新划分电路模块。通过顶层布线，进行模块间的布线。并提取寄生参数，生成 精确线网模型，确定各个 RTL 模块的时序约束，形成综合约束。RTL 规划阶段是对 RTL 模块进行更精确的面积和时序的估算。 通过 RTL 估 算器快速生存门级网表，再进行快速布局获得 RTL 模块的更精确描述。并基于 这种描述对布局顶层布线、管脚位置进行

14、精细调整。最后获得每一 RTL 模块的 线负载模型和精确的各模块的综合约束。门级规划是对每一 RTL 级模块独立地进行综合优化，完成门级网表，最后 进行布局布线。对每一 RTL 模块和整个芯片综合产生时钟树。还进行时序和线 扔挤度分析，如果发现问题， 可进行局部修改。 由于物理综合过程和前端逻辑综 合紧密相连， 逻辑综合是在布局布线的基础上进行， 因此延迟模型准确， 设计反 复较少。5、设计难技术设计验证是设计工作中十分重要的一环， 电路规模越大系统越复杂占用验证 时间越长。目前市场上已经有了适合不同设计领域和设计对象的 CAD 工具但如 果用这些工具来验证系统级芯片设计需将它们安需要组合，并

15、集成在同一环境 中。模拟电路模拟需要晶体管级模型， 大部分模拟工具都是从 SPICE 衍生出耒， 由于要求解电路方程， 电路越复杂模拟时间越长。 利用并行结构分别进行数值解 算和利用模型进行模拟， 可大大提高模拟速度， 能对数万元器件电路乃至芯核进 行模拟。但要对整个数百万门规模的 SOC 进行模拟还是有困难的。另一方面深 亚微米系统级芯片线网延迟超过门延迟， 工作频率数百兆， 信号间的打扰， 信号 完整性分析也必须通过晶体管级的模拟才能确定。而数字信号模拟只需逻辑模 型，模拟速度快，规模大。由此看来，物理设计后提取各模块晶体管和连线参数， 首先进行模块级验证， 在引基础上再通过支持多种不同模

16、型的模拟器联合模拟以 解决 SOC 设计中的验证问题。在系统级芯片上， 几乎都要用到微处理器以及专门的软件和硬件。 硬件和软 件之间是密切相关的。 但在系统被做出之前， 软硬件之间的相互作用通常是很难 精确测出的。 一些设计错误也不会明显表现出来。 为了解决这一问题， 必须采用 硬件/软件协同验证技术。三 硅加工技术是单片系统设计成功的关键因素设计一个系统级芯片除了选择设计工具、 单元库和芯核以外， 还需决定采用 什么加工工艺。各 ASIC 厂家的 CMOS 数字逻揖加工能力差别不大，但对于单 片系统集成来说，还要根据需要增加其它特殊模块，这需要增加掩模工艺步骤。 例如 SRAM 要增加两次掩模，对闪速存贮器要增加 5 次掩模，对模拟电路至少 要增加 23 次掩模用于金属一金属电容器，多晶一多晶电容器和多晶硅电阻制 作，对十这些不同厂家差别很大。设计者必须根据特殊模块要求和 IP 芯核要求 去选择合适的