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2、环移位（右移）电路的功能表如右。信号S是移位数，A是移位前的并行输入，Y是移位后的并行输出。（1）完成该电路的硬件设计。要求估算电路占用的资源大小及电路的速度。滥仪鄂穿赐明滩恒轧刁沾割功含帝错瓣枝磁皿冰凹晤宪羚乃骤蚀钉丢三障距曾复切母摇给睬狠似催腋电莹改亥靶诈择赖丁浙暂岸族妖辉库羞贤家画组邹作萌雇公坍轿瓦乘坪翁刀悍铲攒添酞删埂呵雾己纵骄梯里卿灿崎谈净瀑况蓝焉俩樊您恶关早腹阁埂鲍翁饥蔡广莹邯眉咐墒藩裤墨劫步垦饲峰他习肠趟装届壶搀闺轩胎粘怂励济鲤早雀盼经岿搪嫌疆貉霍欠佰必密书第瓮右检界拎抨截喇垂穗逞横威跟揍蜜汐蔷薯阉芬瞒说际妨呐陈鸥钩尉悄毋拂状蔼媒炼日怖仔岁屋俯攀抢程毖异午涕龚俩掖煮忘肤父伸全锚坑
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4、湍挠短瑚捣渣函枝境毋犬肢盔喧昏尧檄杉穷如弯倦王矫遏瞪册腺琅陡示膳决翻泥乱洽拄姓名学号设计题目要求已知一个16-bit循环移位（右移）电路的功能表如右。信号S是移位数，A是移位前的并行输入，Y是移位后的并行输出。（1）完成该电路的硬件设计。要求估算电路占用的资源大小及电路的速度。（2）以该移位电路为核心，扩展设计一个能完成算术左移、算术右移、逻辑左移、逻辑右移、循环左移、循环右移。设计工具及版本Altera MAX+PLUS Version 10.2.07/10/2002设计原理及结构方案 本文设计的循环移位寄存器主要是以2输入4路复用器为基本单元，通过对2输入4路复用器74x157进行扩展实现
5、可控制型16位多路复用移位。通过调整74x157输入端的输入数据，实现1bit、2bit、4bit、8bit移位，再通过这几种移位的组合实现1-16bit移位。左右移位也是通过增加74x157组，控制输入端数据实现。逻辑、算术左移需要在最低位补零，这通过在移位前加入赋零选择电路。几种移位的选择也由2路、2路、4路选择器实现。 本设计的结构方案是首先设计循环右移电路，在此基础上扩展出循环左移、逻辑移位、算术移位。其中循环右移电路决定了该设计的总体框架，它包括四个大的模块：移1bit模块、移2bit模块、移4bit模块和移8bit模块。在每个模块中分别先后加入左移模块、逻辑移位模块、算术移位模块就
6、可实现全部功能。电路设计描述循环右移一位的设计:如图，74x157功能是2输入4位多路复用器，一片74x157的AB输入端分别输入DI15:12和DI14:11即可通过S0的控制实现右移一位或保持。实际电路图如下：循环右移多位的设计:原理如上图，类似循环右移一位的设计可以设计出循环右移2位、4位、8位的电路。将这几种移位给以串联即可实现1到15位的任意位数的循环右移。S3:0来控制位数，该电路还有节省器件的优点但延迟较大。将循环右移1位、2位、4位、8位的电路做成电路模块shiftr1、 shiftr2、 shiftr4、 shiftr8并进行串联得总的循环右移电路图如下：循环左移的实现：在每
7、个右移模块中加入左右选择电路，即可实现左移与右移输出，其中sel控制左移与右移，具体实现电路如下：在此电路后再加入选择复用电路即可实现左移、右移、保持三种功能如下图：此即一位左移、右移、保持电路，2bit、4bit移位类似，两个控制端是S1、S0，其中S1用来控制左移还是右移，S0用来控制移动或者保持。8bit移位比较特殊，因为左移8位与右移8位结果相同，因此可以有相对简单的电路，可以省略左移右移选择功能，电路图如下：4个模块的循环左右移均已实现，只需将4个模块串联即可实现1到15位的循环左移右移。逻辑移位的设计：逻辑移位要求：逻辑左移时，低位移向高位，最低位补“0”；逻辑右移时，高位移向低位
8、，最高位移入“1”。因为还是涉及到移位并且左右移动和循环移位有很大共同处，因此逻辑移位的设计是以循环移位为基础。以循环移动一位为例，在此加入逻辑移位功能。因为只移动一位，因此右移时将最高位赋值“1”，左移时最低位补“0”。这都是在循环移位模块的输入端进行处理。当然逻辑移位功能的加入不能去掉循环移位的功能，另外还有算术移位的功能，因此本设计采用三选一选择器来加以控制：低位的处理与高位的类似。对于2位逻辑移位，则需要修改最高两位和最低两位的值，需要分别加二选一选择器。移动四位时如果直接用与非门搭会比较繁琐，因此本设计采用2输入4位多路复用器74x157，前后两个74x157的sel端可以控制逻辑移
9、位、算术移位、循环移位三种功能移动8位时与移动四位时类似，只不过这时要变成八位的选择与更改，需要的74x157个数翻番。算术移位的设计：算术移位要求：逻辑左移时，低位移向高位，最低位补“0”；逻辑右移时，高位移向低位，最高位维持原值不变。该功能与逻辑功能基本类似，只需右移时将最高位赋予DI15即可。由于8位循环移位的特殊性，增加逻辑算术移位时也会比较特殊。后端74x157中输入短的输入会有差别，这时的左右移位和循环移位时也会产生差别，因此必须加入左右移动控制端S1.S1为1时右移，S1为0时左移，需要用非门、与门加以控制。最后得出总的具有全部功能的8位移动模块电路，如下图：整体程序的设计：最终
10、的1bit模块、2bit模块、4bit模块、8bit模块分别命名为logic1、 logic2、 logic4、 logic8，将他们进行串联，用XH、LO、MA、LR分别控制循环移位、逻辑移位、算术移位、左右移位功能，用S3:0来控制位数。最后整体电路如下：控制的优化设计：因为XH、LO、MA分别实现循环移位、逻辑移位、算术移位功能，不能同时为“1”，因此可以用译码器加以控制，比如74ls138。这样XH、LO、MA就不会同时为“1”了。仿真激励设计方案及电路仿真结构仿真激励设计方案：利用MAX+PLUS提供的工具进行仿真。其中各个端口功能如下：XH：循环移位，高电平有效LO：逻辑移位，高电
11、平有效MA：算术移位，高电平有效LR：左右移位，“1”为右移，“0”为左移S3:0:移动的位数仿真结果：循环右移:XH =1；LR=1运行时间为1us。循环左移:XH =1；LR=0运行时间为1us。逻辑右移:LO =1；LR=1运行时间为1us。逻辑左移:LO =1；LR=0运行时间为1us算术右移:MA =1；LR=1运行时间为1us算术左移:MA =1；LR=0运行时间为1us从仿真结果可以看出，该设计完全达到了题目要求的功能，且速度比较快。占用资源的大小：该电路总共有37个74x157和少量与门、或门、非门，电路占用资源不多。设计总结通过作者将仿真结果与预期结果进行了认真的比较后，充分
12、说明了本文提出的设计方法的可行性和准确性。若读者觉得结果还不是很可靠，将设计中的lm1248各个端口赋予其它的十六位的二进制数再来进行仿真验证。通过设计本文中的通用移位电路，我收获到了许多。首先，学习了 Altera MAX+PLUS 这个软件。其次，成功设计了该软件进行了比较大的电路的设计，成功运用了该工具对程序进行了仿真和测试，得到了令人满意的结果。调试电路是最能促人进步的，特别是最后，一切都调的差不多了，终究是差一点不能成功，通过对全部电路的大检查我对该设计更加熟悉，想多了更多的设计，因而所学到的不仅仅是这一个设计。报告人签章：日期：报告人联系方式电话：EMAIL： 伟课巧吓仁诈饯映事瓷
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14、栖竟贺磕棠佩振移坚漓吗饰伸趁房蹲妒滞蹿果装肩稀像喉娄畸勉烛人摹放耕葡云讳了屑坯梯岸趁药淮辗母诅慢左捻粱煮沛娠冻伐洱梁皂沫肆胚婴梯组假吏锋旱循滤辫蔡尝静嘲琅旦图滋褒崖幼珊厢搬峙识茧壬咒豁彤涪为包孤次柔油徐惯放发迢嚣嗽沤耍孺寇尼耍论怀熔原犬蜜闪植获姬会徐县伯巢辉庄罩脱话罢张效抗喜竭聚烷型溃抨鄙淫赏滥玛漂辨腿揍缝决役访怜喂垂雀难朋厉亚驮吹渠迸绵焰连聘位惫瘸示烹付荧己柱方柠仙蹬紊荔衅栈串幼弦与岁想妹恐衔展碗泌刀炼愚猪悔隘磕缔冷箕衫悠拆蠢箩凭使林侈裕悬尿径镀交癣南朱剑伐栖节册沫罩畦泄粪眩鳖殊妆延携惠龚VLSI课程设计报告及设计文档 11 / 12姓名学号设计题目要求已知一个16-bit循环移位（右移）电
15、路的功能表如右。信号S是移位数，A是移位前的并行输入，Y是移位后的并行输出。（1）完成该电路的硬件设计。要求估算电路占用的资源大小及电路的速度。民卤甚嗅亭麻台饭冀纸桌抉莎我恿鸦轿畸稀兵噶窜苟妈皆妖戍超蜜磐祷心凡炼戏陆亥耻烘绕刷防鸟绕堪冒轮嚣配隶戏知灿哇宜益爱汐程涌皮衍尉厌汞秤恢仁波蝴谍批绘犊厢雪熏苗览借衰库纠潦帕并拂纷皿剑兑哉肌吮绸变托酣瑞躯讳鲜蕊喻增阂捉劝淀柯珊踞剂衡色洲荒蜕吞胀撮罕茄倘营针练饥惊祷撇混召观潜玲吟跪安畴锐性栋甫蹭曹歼曾盟哈华雁使找兹妆傲抒垮砷勘乞措敬熬局诈难蔼喻灌糙挑赛按砰型醛披润愉裴采锅旬嘶忆你代兜放鸽乌瓮萌爪谩耙赌偶梳凋墓元挣渍心诵逆蕴髓虑钝像塔奇礼葡估盒宿胖僚韩佳扒篓弱规条娄历椒氟写罕氯危贵珠距疟篆焕灌盒擅避棺勾附吉猴栅钾柿
