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1、一目的与任务4二设计题目及要求42.1器件名称42.2 要求的电路性能指标42.3 设计内容4三、74HC139芯片介绍4四、电路设计64.1 工艺与设计规则和模型的选取64.2输出级电路设计74.2.1 输出级 N管（W/L）N的计算7输出级 P管（W/L）P的计算84.3内部基本反相器中的各MOS尺寸的计算94.4内部逻辑门MOS尺寸的计算124.5输入级设计124.6缓冲级的设计13输入缓冲级13输出缓冲级144.7输入保护电路设计154.8 各级N管和P管的尺寸汇总16五、功耗与延迟估算175.1模型简化175.2功耗估算185.3延迟估算19六、电路模拟206.1直流分析216.2
2、瞬态分析216.3 功耗分析22七、版图设计227.1 各模块版图设计22输入级版图227.1.2 输入缓冲级版图237.1.3 三输入与非门版图237.1.4 输出级版图24调用含有保护电路的pad元件247.2 总版图257.3 电路网表匹配（LVS）检查267.4版图数据提交30八、心得体会32九、参考文献32一目的与任务本课程设计是集成电路分析与设计基础的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片的系统设计电路设计及模拟版图设计版图验证等正向设计方法二设计题目及要求2.
3、1器件名称含2个24译码器的74HC139芯片（根据要求使用工艺及规则：MOSISI：mhp_ns8，自选用ml2_125.md模型）2.2 要求的电路性能指标（1）可驱动10个LSTTL电路（相当于15PF电容负载）；（2）输出高电平时，；（3）输出低电平时，；（4）输出级充放电时间，；（5）工作电源是5V，常温工作，工作频率，总功耗。2.3 设计内容1.功能分析及逻辑设计；2.电路设计及器件参数计算；3.估算功耗与延时；4.电路模拟与仿真；5.版图设计；6.版图检查：DRC与LVS；7.后仿真(选做)；8.版图数据提交。三、74HC139芯片介绍74HC139是包含两个2线 4线译码器的高
4、速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1所示。图1 74HC139的管脚图表1 74HC139真值表片选输入数据输出CsA1A0Y0Y1Y2Y300001110011011010110101111101111174HC139的逻辑表达式：，74HC139的逻辑图如图2所示：图2 74HC139的逻辑图四、电路设计4.1 工艺与设计规则和模型的选取 1.工艺与设计规则：MOSIS: mhp_ns8 2.模型：m12_125.md*.model nmos nmos+ Level=2 Ld=0.0u Tox=225.00E-10+ Nsub=1
5、.066E+16 Vto=0.622490 Kp=6.326640E-05+ Gamma=.639243 Phi=0.31 Uo=1215.74+ Uexp=4.612355E-2 Ucrit=174667 Delta=0.0+ Vmax=177269 Xj=.9u Lambda=0.0+ Nfs=4.55168E+12 Neff=4.68830 Nss=3.00E+10+ Tpg=1.000 Rsh=60 Cgso=2.89E-10+ Cgdo=2.89E-10 Cj=3.27E-04 Mj=1.067+ Cjsw=1.74E-10 Mjsw=0.195.model pmos pmos+ L
6、evel=2 Ld=.03000u Tox=225.000E-10 + Nsub=6.575441E+16 Vto=-0.63025 Kp=2.635440E-05+ Gamma=0.618101 Phi=.541111 Uo=361.941+ Uexp=8.886957E-02 Ucrit=637449 Delta=0.0+ Vmax=63253.3 Xj=0.112799u Lambda=0.0 + Nfs=1.668437E+11 Neff=0.64354 Nss=3.00E+10+ Tpg=-1.00 Rsh=150 Cgso=3.35E-10+ Cgdo=3.35E-10 Cj=4.
7、75E-04 Mj=.341+ Cjsw=2.23E-10 Mjsw=0.3074.2输出级电路设计据要求，输出级等效电路如图3所示。输入Vi为前一级的输出，可认为是理想的输出，即ViLVss=0V，ViH=VDD=5V。图3 输出级等效电路 输出级 N管（W/L）N的计算当输入为高电平时，输出为低电平，N管导通，后级TTL有较大的灌电流输入，要求|IOL|4mA，VOL，max=0.4V，依据NMOS管的理想电流方程分段表达式：根据设计要求和部分从模型读出的参数可知：Vg=5V ， Vs=0V ， Vd= VOL，max=0.4V ，Vto=0.622490Vgs=5V， Vds=0.4V
8、， =5V-0.622490V=4.377510V所以NMOS工作在线性区Tox=225.00E-10m |IOL|=Ids= 取相邻整数 输出级 P管（W/L）P的计算当输入为低电平时，输出为高电平，P管导通。同时要求N管和P管的充放电时间tr=tf，分别求出这两个条件下的（W/L）P，min极限值，然后取大者。以|IOH|20A，VOH，min=4.4V为条件计算（W/L）P，min极限值：用PMOS管的理想电流方程分段表达式：PMOS低电平导通，Vs=5V Vg=0V Vd=4.4V Tox=225.000E-10m Vto=-0.63025V Uo=361.941 Vgs= -5V V
9、ds= -0.6V PMOS工作在线性区Ids= 取相近整数 又N管和P管的充放电时间tr和tf表达式分别为： 以tr=tf为条件计算（W/L）P，min极限值。=1即 取整数值=48比较和中（W/L）P，min值，取大值者=48作为输出级的（W/L）P值。4.3内部基本反相器中的各MOS尺寸的计算内部基本反相器如图4所示，它的N管和P管尺寸依据充放电时间tr和tf方程来求。关键点是先求出式中CL（即负载）。图4 内部反相器它的负载由以下三部分电容组成：本级漏极的PN结电容CPN；下级的栅电容Cg；连线杂散电容CS。本级漏极PN结电容CPN计算CPNCj（Wb）+Cjsw(2W+2b)其中Cj
10、是每um2的结电容，Cjsw是每um的周界电容，b为有源区宽度，可从设计规则获取。如若最小孔为22，孔与多晶硅栅的最小间距为2，孔与有源区边界的最小间距为2，则取b6,L=2,Cj和Cjsw可用相关公式计算，或从模型库选取，或用经验数据。在此次设计中。并且在图4中的ml2_125.md模型库中找到：，。=0.4um总的漏极PN结电容应是N管和P管的总和，即：CPN(Cj,NWNCj,PWP）bCjsw,N(2WN2b)Cjsw,P(2WP2b)=(3.27E-4WN4.75E-4WP）b1.74E-10(2WN12)2.23E-10(2WP12)=1.13E-9WN1.586E-9WP +1.
11、9056E-15栅电容Cg计算CgCg.NCg.P （WNWP）L 此处WN和WP为与本级漏极相连的下一级N管 和P管的栅极尺寸，近似取输出级的WN和WP值。Cg=（WNWP）L=1.534（2896）2 =6.086F此处WN和WP为与本级漏极相连的下一级N管 和P管的栅极尺寸，近似取输出级的WN和WP值。连线杂散电容CSCS一般CPNCg10CS，可忽略CS作用。因此，内部基本反相器的总负载电容CL为上述各电容计算值之和。1.13E-9WN1.586E-9WP +6.086把CL代入tr和tf的方程式，并根据tr=tf25ns的条件，设tr=tf=0.3ns代入得到 =8根据之前的计算可知
12、所以 WP=3.29WN代入上式，求解，得到WN=3.8 WP=13因此 4.4内部逻辑门MOS尺寸的计算内部逻辑门的电路如图5所示。根据截止延迟时间tpLH和导通延迟时间tpHL的要求，在最坏情况下，必须保证等效N管、P管的等效电阻与内部基本反相器的相同，这样三输入与非门就相当于内部基本反相器了。因此，N管的尺寸放大3倍，而P管尺寸不变，即：图5 内部逻辑门的电路4.5输入级设计由于本电路是与TTL兼容，TTL的输入电平ViH可能为2.4V，如果按正常内部反相器进行设计，则N1、P1构成的CMOS将有较大直流功耗。故采用如图6所示的电路，通过正反馈的P2作为上提拉管，使ViH较快上升，减小功
13、耗，加快翻转速度。图6 输入级电路（1）输入级提拉管P2的（W/L）P2计算为了节省面积，同时又能使ViH较快上升，取（W/L）P21。为了方便画版图，此处的W允许取6。所以（W/L）P2 =（2）输入级P1管（W/L）P1的计算此P1管应取内部基本反相器的尺寸即（3）输入级N1管（W/L）N1的计算由于要与TTL电路兼容，而TTL的输出电平在0.42.4V之间，因此要选取反相器的状态转变电平：又知：式中，0.48 解得=3.82 所以=30.3934.6缓冲级的设计输入缓冲级由74HC139的逻辑图可知，在输入级中有三个信号：Cs、A1、A0。其中Cs经一级输入反相器后，形成，用去驱动4个三输入与非门，故需要缓冲级，使其驱动能力增加。同时为了用驱动，必须加入缓冲门。由于A1、A0以及各驱动内部与非门2个，所以可以不用缓冲级。图7 Cs的缓冲级Cs的缓冲级设计过程如下：Cs的缓冲级与输入级和内部门的关系如图7所示。图中M1为输入级
