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1、Systemverilog数据类型l合并数组和非合并数组1）合并数组：存储方式是连续的，中间没有闲置空间。例如，32bit的寄存器，可以看成是4个8bit的数据，或者也可以看成是1个32bit 的数据。表示方法：数组大小和位，必须在变量名前指定，数组大小必须是【msb： lsb】Bit3:0 7:0 bytes ；2）二维数组和合并数组识别：合并数组： bit 3:0 7:0 arrys;大小在变量名前面放得，且降序二维数组： int arrays0:7 0:3; 大小在变量名后面放得，可降序可升序位宽在变量名前面，用于识别合并和非合并数组，位宽在后面，用于识别数组中元素 个数。3）非合并数组
2、一般仿真器存放数组元素时使用32bit的字边界，byte、shortint、int都放在一个字 中。非合并数组：字的地位存放变量，高位不用。表示方法：Bit 7:0 bytes;4）合并数组和非合并数组的选择（1）当需要以字节或字为单位对存储单元操作。（2）当需要等待数组中变化的，则必须使用合并数组。例如测试平 台需要通过存储器数据的变化来唤醒，需要用到，只能用于标量或者合并数组。Bit3:0 7:0 barray3 ;表示合并数组，合并数组中有3个元 素，每个元素时8bit，4个元素可以组成合并数组可以使用barry0作敏感信号。l动态数组随机事物不确定大小。使用方法：数组在开始是空的，同时
3、使用new来分配空间，在newn指定元素的个 数。Int dyn;Dyn = new5;/分配5个元素空间Dyn.delete() ;/释放空间l队列在队列中增加或删除元素比较方便。l关联数组当你需要建立一个超大容量的数组。关联数组，存放稀疏矩阵中的值。表示方法：采用在方括号中放置数据类型的形式声明：Bit63:0 assocbit63:0;l常量：1) Verilog推荐使用文本宏。好处：全局作用范围，且可以用于位段或类型定义缺点：当需要局部常量时，可能引起冲突。2) Parameter作用范围仅限于单个module3) Systemverilog：参数可以在多个模块里共同使用，可以用typ
4、edef代替单调乏味的宏。过程语句l可以在for循环中定义变量，作用范围仅在循环内部for(int i=0;i10;i+)arrayi =i;l任务、函数及void函数1) 区别：Verilog中task和function最重要的区别是：task可以消耗时间而函数不能。函数 中不能使用#100的延时或的阻塞语句，也不能调用任务；Systemverilog中函数可以调用任务，但只能在forkjoinnone生成的线程中。2) 使用：如果有一个不消耗时间的systemverilog任务，应该把它定义成void函数；这 样它可以被任何函数或任务调用。从最大灵活性角度考虑，所有用于调用的子程序都应该被
5、定义成函数而非任务， 以便被任何其它任务或函数调用。(因为定义成任务，函数调用任务很有限制)l类静态变量作用：1) 类的静态变量，可以被这个类的对象实例所共享。当你想使用全局变量的时候，应该先想到创建一个类的静态变量静态变量在声明的时候初始化。2)类的每一个实例都需要从同一个对象获取信息。l静态方法作用：当静态变量很多的时候，操作它们的代码是一个很大的程序，可以用在类中创建一个 静态方法读写静态变量，但是静态方法不能读写非静态变量。lref高级的参数类型Ref参数传递为引用而不是复制。Ref比input、output、inout更好用。Function void print_checksum(
6、const ref bit 31:0 a);1) 也可以不用ref进行数组参数传递，这时数组会被复制到堆栈区， 代价很高。2) 用带ref进行数组参数传递，仅仅是引用，不需要复制；向子程序 传递数组时，应尽量使用ref以获得最佳性能，如果不希望子程序改变数组的值，可以使用 const ref。3) Ref参数，用ref传递变量；可以在任务里修改变量而且，修改结 果对调用它的函数可见，相对于指针的功能。lReturn 语句增加了 return语句。Task任务由于发现了错误而需要提前返回，如果不这样，那么任 务中剩下的语句就必须被放到一个else条件语句中。体会下Task load_array(
7、int len. Ref int array);If(len0) begin$display( “Bad len” );Returun;任务中其它代码 endtaskl局部数据存储automatic作用Verilog中由于任务中局部变量会使静态存储区，当在多个地方调用同一个任务时，不 同线程之间会窜用这些局部变量。Systemverilog中，module和program块中，缺省使用静态存储；如果想使用自动存 储，需加入automatic关键词。测试平台lInterface背景 ：一个信号可能连接几个设计层次，如果增加一个信号，必须在多个文件中定义和连接。 接口可以解决这些问题。好处：如果希
8、望在接口中增加一个信号，不需要改变其他模块，如TOP模块。使用方法：（1）接口中去掉信号的方向类型；（2）DUT和测试平台中，信号列表中采用接口名，例化一个名字注意：因为去掉了方向类型，接口中不需要考虑方向信号，简单的接口，可以看做是一组双向信号的集合。这些信号使用logic类型d1双向信号为何可以使用logic呢？这里的双向，只是概念上的双向，不想verilog中databus多驱动的双向。双向信号如何做接口？（1）仲裁器的简单接口Interface arb_if（ input bit clk）;Logic 1:0 grant,request;Logic rst;EndinterfaceDU
9、T使用接口：Module arb（arb_if arbif）;Always （posedge arbif.clk or negedge arbif.rst）endmodule（2）DUT不采用接口，测试平台中使用接口（推荐）DUT中源代码不需要修改，只需要再top中，将接口连接到端口上。Module top；Bit clk；Always #2 clk =clk；Arb_if arbif(clk);Arb_port al(.grant(arbif.grant),.request(arbif.grant),.rst(arbif.rst),.clk(arbif.clk);Test t1(arbif)
10、;EndmodulelModport背景：端口的连接方式包含了方向信息，编译器依次来检查连续错误；接口使用无信号的连 接方式。Modport将接口中信号分组并指定方向。例子：l在总线设计中使用modport并非接口中每个信号都必须连接。Data总线接口中就解决不了，个人觉得？因为data是一个双驱动l时钟块作用：一旦定义了时钟块，测试平台就可以采用arbif.cb等待时钟，而不需要描述确切的时 钟信号和边沿，即使改变了时钟块中的时钟或边沿，也不需要修改测试代码应用：将测试平台中的信号，都放在clocking中，并指定方向(以测试平台为参考的方向)。并且在 modprot test (clock
11、ing cb，最完整的接口：Interface arb_if(input bit clk);Logic1:0 grant,request;Logic rst;Clocking cb (posedge clk);Output request;Input grant;EndclockingModport test (clocking cb,Output rst);Modport dut (input clk, request,rst,Output grant);endinterface变化：将request和grant移动到时钟块中去了，test中没有使用了。l接口中的双向信号Interface
12、master_if(input bit clk);/在类中为了，不使用有符号数，常用 bit定义变量Wire 7:0 data;Clocking cb(posedge clk);Inout data;EndclockingModport TEST (clocking cb)；endinterfaceprogram test (master_if mif);initial begin mif.cb.data = z;mif.cb;/总线中读数据驱动总线释放总线$display(mif.cb.data);mif.cb;Mif.cb.data = 8 h5a;mif.cb;Mif.cb.data =
13、 z;注：（1）interface列表中clk采用的是input bit clk；为什么要用bit？（2）时钟块clocking cb中，一般将testbench中需要的信号，方向指定在这里； 而在modprot指定test信号方向的时候，采用clocking cb。（3）interface中信号，不一定都用logic，也可采用wire （双驱动）；systemverilog中如果采用C代码的风格（参数列表中方向和类型写一起），必须采用logic类型（4）现在的风格，DUT没才用clocking cb，测试平台和DUT的时钟如何统一？l激励时序DUT和测试平台之间时序必须密切配合。l测试平台和
14、设计间的竞争状态好的风格：使用非阻塞赋值可以减少竞争。systemverilog验证中initial中都采用二赋值，而等待延迟采用arbif.cb等待一- 个周期来实现。而verilog中采用的风格时，initial中采用=阻塞赋值，沿时可以采用#2，等实现。因此时钟发生器，只能放在module中，而不能放在program中lProgram中不能使用always块测试平台可以使用initial但不能使用always，使用always模块不能正常工作。原因：测试平台的执行过程是进过初始化、驱动和响应等步骤后结束仿真。如果确实需要一个always块，可以使用initial forever来完成。比如：在产生时钟 时。类l类中static变量背景：如果一个变量需要被其他对象所共享，如果没有OPP，就需要创建全局变量，这样会污 染全局名字空间，导致你想定义局部变量，但变量对每个人都是可见的。1）作用：类中static变量，将被这个类的所有实例（对象）所共享，使用范围仅限于这个类。例：class transaction；Static int count=0；Int id；EndclassTrasaction tr1， tr2；Id不是静态变量，所以每个trasaction对象都有自己的id； count是静态变量，所 有对象只有一个count变量。如何
