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1、第一章数字逻辑习题11 数字电路与数字信号图形代表的二进制数010110100 114 一周期性数字波形如图题所示，试计算：1周期；2频率；3占空比例MSBLSB 0 1 2 11 12 ms解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms 频率为周期的倒数，f=1/T=1/0.01s=100HZ 占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100%=10%1.2 数制将以下十进制数转换为二进制数，八进制数和十六进制数要求转换误差不大于242127 42.718 解：2127D= 27 -1=10000000B-1=1111111B=177
2、O=7FH42.718D=(10.1011)B=(2.54)O=(2.B)H 1.4 二进制代码将以下十进制数转换为 8421BCD 码：143 3254.25 解：43D=01000011BCD 试用十六进制写书以下字符繁荣 ASC码的表示：P28 1+ 23you (4)43 解：首先查出每个字符所对应的二进制表示的 ASC码，然后将二进制码转换为十六进制数表示。（1） “+的 ASC码为 0101011，那么00101011B=2BH （2） 的 ASC码为 1000000,(01000000)B=(40)H (3)you 的 ASC码为本 1111001,1101111,1110101
3、,对应的十六进制数分别为 79,6F,75 (4)43 的 ASC码为 0110100,0110011,对应的十六紧数分别为 34,33 1.6 逻辑函数与其表示方法在图题 1. 6.1 中，输入信号 A，B的波形，画出各门电路输出 L 的波形。解: (a)为与非， (b)为同或非，即异或 / 第二章 逻辑代数 习题解答 (3)A =B AB AB+AB=AB+AB 解：真值表如下 A B ABABAB ABAB+AB 0 0 0 1 0 1 1 0 1 1 0 0 0 0 1 0 1 0 0 0 0 1 1 0 0 1 1 1 由最右边2栏可知，AB与AB(3)A+ABC ACD C D E
4、 A CD E+ +() = +解：A+ABC ACD C D E+ +()=A(1+BC ACD CDE)+= +A ACD CDE+= +A CD CDE+= +A CD+ EABC B( +C) 解： ABC B( +C)= + +(A B C B C)( + )=AB AC BB BC CB C+ + +=AB C A B B+ ( + + +1)=AB C+(6)(A+ + + +B A B AB AB) () ()() 解：(A+ + + +B A B AB AB) () ()()= A B+ A B+(A+ B A)(+ B)BABAB=+ ABB=+ AB=+ =AB(9)AB
5、CD ABD BCD ABCBD BC+解：ABCD ABD BCD ABCBD BC+=ABC D D ABD BC D C( + +)+ ( + ) =B AC AD C D( + + ) =B A C A D( + + + )=B A C D( + + ) =AB BC BD+(1) LABAC=+ (2)()LDAC=+ (3)()()LABCD=+ 解：(,)LABCDBCDBCDBCDABD=+ 1ABCD ABCD AB AD ABC+解：ABCD ABCD AB AD ABC+=ABCD ABCD ABC C D D AD B B C C ABC D D+ ( + )( + +
6、)( + )( + +)( + )=ABCD ABCD ABCD ABCD ABCD ABCD ABCD+6L A B C D( ,) =m(0,2,4,6,9,13)+d(1,3,5,7,11,15)解： L= +A D7L A B C D( ,) =m(0,13,14,15)+d(1,2,3,9,10,11)解: L AD AC AB=+L AB BC CA=+，试用真值表,卡诺图和逻辑图限用非门和与非门表示 解:1由逻辑函数写出真值表 A B C L 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 2由真值表
7、画出卡诺图 3由卡诺图,得逻辑表达式LABBCAC=+ 用摩根定理将与或化为与非表达式 L = AB + BC + AC = AB BC AC4由函数的与非-与非表达式画出逻辑图 第三章习题3.1 MOS 逻辑门电路根据表题 所列的三种逻辑门电路的技术参数，试选择一种最适宜工作在高噪声环境下的门电路。表题 逻辑门电路的技术参数表VOH (min) /VVOL(max)/VVIH (min) /VVIL(max) /V逻辑门 A 2.4 0.4 2 0.8 逻辑门 B 3.5 0.2 2.5 0.6 逻辑门 C 4.2 0.2 3.2 0.8 解：根据表题 所示逻辑门的参数，以与式和式，计算出逻
8、辑门 A 的高电平和低电平噪声容限分别为：VNHA =VOH (min) VIH (min) =2.4V2V=0.4V VNLA(max) =VIL(max) VOL(max) =0.8V0.4V=0.4V 同理分别求出逻辑门 B 和 C 的噪声容限分别为: VNHB =1V VNLB =0.4V VNHC =1V VNLC =0.6V 电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门 C 根据表题 所列的三种门电路的技术参数,计算出它们的延时-功耗积,并确定哪一种逻辑门性能最好表题 逻辑门电路的技术参数表tpLH / nstpHL /nsPD /mW逻辑门 A 1 1.2 16 逻辑
9、门 B 5 6 8 逻辑门 C 10 10 1 解:延时-功耗积为传输延长时间与功耗的乘积,即DP= tpdPD根据上式可以计算出各逻辑门的延时-功耗分别为DPA = tPLH +tPHL PD = (1 1.2)+ns *16mw=17.6* 1012 J=17.6PJ 22同理得出: DPB =44PJ DPC =10PJ,逻辑门的 DP 值愈小,说明它的特性愈好,所以逻辑门 C 的性能最好. 为什么说 74HC 系列 CMOS 与非门在+5V 电源工作时,输入端在以下四种接法下都属于逻辑 0: (1)输入端接地; (2)输入端接低于 1.5V 的电源; (3)输入端接同类与非门的输出低电
10、压 0.1V; (4)输入端接 10k的电阻到地. 解:对于 74HC 系列 CMOS 门电路来说,输出和输入低电平的标准电压值为: VOL =0.1V, VIL =1.5V,因此有: (1) Vi =0 VIL =1.5V,属于逻辑门 0 (2) Vi 1.5V=VIL ,属于逻辑门 0 (3) Vi 0.1VIL =1.5V,属于逻辑门 0 (4)由于 CMOS 管的栅极电流非常小,通常小于 1uA,在 10k电阻上产生的压降小于 10mV 即 Vi 0.01VVIL =1.5V,故亦属于逻辑 0. 求图题 所示电路的输出逻辑表达式. 解:图解 所示电路中 L1= AB ,L2= BC ,
11、L3= D ,L4 实现与功能,即 L4=L1 L2 L3,而L= L4 E ,所以输出逻辑表达式为 L= AB BC D E图题 表示三态门作总线传输的示意图，图中 n 个三态门的输出接到数据传输总线，D1，D2，Dn 为数据输入端，CS1，CS2CSn 为片选信号输入端.试问: (1) CS信号如何进展控制,以便数据D1,D2, Dn通过该总线进展正常传输; (2)CS信号能否有两个或两个以上同时有效?如果出现两个或两个以上有效,可能发生什么情况? (3)如果所有 CS 信号均无效,总线处在什么状态? 解: (1)根据图解 可知,片选信号 CS1，CS2CSn 为高电平有效,当 CSi=1
12、 时第 i 个三态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给 CS1，CS2CSn 端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上. (2)CS 信号不能有两个或两个以上同时有效,否那么两个不同的信号将在总线上发生冲突,即总线不能同时既为 0 又为 1. (3)如果所有 CS 信号均无效,总线处于高阻状态. 试分析 所示的 CMOS 电路，说明它们的逻辑功能 A B C D 解：对于图题 a所示的 CMOS 电路，当EN =0 时，TP2和 均导通， 和TN2TP1TN1构成的反相器正常工作，L= A，当EN =1 时， 和 均截止，无论TP2TN2A 为高电平还是低电平，输出端均为高阻状态，其真值表如表题解 所示，该电路是低电平使能三态非门，其表示符号如图题解 a所示。图题 b所示 CMOS 电路，EN =0 时， 导通，或非门翻开， 和 构成反TP2TP1TN1相器正常工作，L=A；当EN =1 时， 截止，或非门输出低电平，使 截止，输出端TP2 TN1 处于高阻状态，该电路是低电平使能三态缓冲器，其表示符号如图题解 b所示。同理可以分析图题 c和图题 d所示的 CMOS 电路，它们分别为高电平使能三态缓冲器和低电平使能三态非门，其
