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1、真诚为您提供优质参考资料，若有不当之处，请指正。FPGA名词概念1、ASIC:application-specific integrated circuits专用集成电路是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC分为全定制和半定制。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。全定制设计需要设计者完成所有电路的设计，因此需要大量人力物力，灵活性好但开发效率低下。如果设计较为理想，全定制能够比半定制的ASIC芯片运行速度更快。半定制使用库里的标准逻辑单元(Standa
2、rd Cell)，设计时可以从标准逻辑单元库中选择SSI(门电路)、MSI(如加法器、比较器等)、数据通路(如ALU、存储器、总线等)、存储器甚至系统级模块(如乘法器、微控制器等)和IP核，这些逻辑单元已经布局完毕，而且设计得较为可靠，设计者可以较方便地完成系统设计。2、ALU:arithmetic an logic unit算术逻辑单元是中央处理器(CPU)的执行单元，是所有中央处理器的核心组成部分，由“And Gate”（与门） 和“Or Gate”（或门）构成的算术逻辑单元，主要功能是进行二位元的算术运算，如加减乘(不包括整数除法)。基本上，在所有现代CPU体系结构中，二进制都以补码的形
3、式来表示。3、BCD:binary-coded decimal BCD码或二-十进制代码，亦称二进码十进数是一种二进制的数字编码形式，用二进制编码的十进制代码。这种编码形式利用了四个位元来储存一个十进制的数码，使二进制和十进制之间的转换得以快捷的进行。4、CLBs:configurable logic blocks可配置逻辑模块。包含一个可配置开关矩阵，此矩阵有选型电路（多路复用器），触发器和4或6个输入组成。在Xilinx公司的FPGA器件中，CLB由多个（一般为4个或2个）相同的slice和附加逻辑构成。每个CLB模块不仅可以用于实现组合逻辑和时序逻辑，还可以配置为分布式RAM和分布式RO
4、M。5、CPLDs:complex programmable logic devices复杂可编程逻辑器件是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。6、DSP:digital signal processing数字信号处理就是用数值计算的方式对信号进行加工的理论和技术。7、EDA:electronic design automation电子设计自动化在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅
5、助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。8、TOP_DOWN：自顶向下或自上而下是一种层次化和结构化的现代集成电路设计方法。先用高抽象级构造系统，然后再设计下层单元。自下而上的设计流程：一种先构建底层单元，然后由底层单元构造更大的系统的设计方法9、FPGA:field-programmable gate array现场可编程门阵
6、列它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）的概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA利用小型查找表（LUT）（161RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I
7、/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。全球知名的FPGA生产厂商有：（1）Altera，开发平台是Quartus II；（2）Xilinx开发平台是ISE；（3）Actel，开发平台是Libero；（4）Lattice；（5）AtmelFPGA与CPLD的区别CPLD:乘积项丰富而触发器少适用组合逻辑
8、；延时固定；掉电后重新上电还能保持编程信息；FPGA:触发器资源丰富；适用时序逻辑；延时时间不可预测（容易产生竞争冒险或误码等）；掉电后重新上电不能保持编程信息，需使用配置芯片10、FSM:finite-state machine 有限状态机有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。一般来说，除了输入部分和输出部分外，有限状态机还含有一组具有“记忆”功能的寄存器，这些寄存器的功能是记忆有限状态机的内部状态，它们常被称为状态寄存器。在有限状态机中，状态寄存器的的下一个状态不仅与输入信号有关，而且还与该寄存器的当前状态有关，因此有限状态机又可以认为是组合逻辑和寄存器逻辑的一
9、种组合。其中，寄存器逻辑的功能是存储有限状态机的内部状态；而组合逻辑有可以分为次态逻辑和输出逻辑两部分，次态逻辑的功能是确定有限状态机的下一个状态，输出逻辑的功能是确定有限状态机的输出。根据有限状态机是否使用输入信号，设计人员经常将其分为Moore型有限状态机和Mealy型有限状态机两种类型。11、FIFO:first-in,first-out memory先入先出队列是一种传统的顺序执行方法，先进入的指令先完成并引退，接着才执行第二条指令。是一种先进先出的数据缓存器12、HDL:hardware description language硬件描述语言具有特殊结构能够对硬件逻辑电路的功能进行描述
10、的一种高级编程语言。这种特殊结构的功能如下：描述电路的连接、描述电路的功能、在不同抽象级上描述电路、描述电路的时序、表达具有并行性。13、LUT:lookup table查找表本质上就是一个RAM。它把数据事先写入RAM后，每当输入一个信号就等于输入一个地址进行查表，找出地址对应的内容，然后输出。14、Mealy-type FSM: Mealy型有限状态机其输出信号不仅与当前状态有关，而且还与所有的输入信号有关，即可以把Mealy型有限状态机的输出看成是当前状态和所有输入信号的函数。15、Moore-type FSM: Moore型有限状态机其输出信号仅与当前状态有关，即可以把Moore型有限
11、状态的输出看成是当前状态的函数。16、PAL:programmable array logic可编程阵列逻辑17、PLA:programmable logic array可编程逻辑阵列18、IP core:知识产权核是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。通常是用HDL文本形式提交给用户，它经过RTL级设计优化和功能验证，但其中不含有任何具体的物理信息。IP核的重用是设计人员赢得迅速上市时间的主要策略。与工艺无关的程序（IP core）称为软核。把在某一种专用集成电路工艺器件上实现的、经验证是正确的、总门数在5000门
12、以上的具有特定电路功能的集成电路版图掩膜称为硬核。尽管硬核由于缺乏灵活性而可移植性差，但由于无须提供寄存器转移级(RTL)文件，因而更易于实现IP保护。固核是指在某一种FPGA器件上实现的、经验证是正确的、总门数在5000门以上的电路结构编码文件，是软核和硬核的折衷。19、SoC:system-on-a-chip芯片级系统，也称片上系统，是一个有专用目标的集成电路，其中包含完整系统并有嵌入软件的全部内容。20、RTL:register transfer level寄存器传输级用于设计的可综合的一种抽象级。在RTL级，IC是由一组寄存器以及寄存器之间的逻辑操作构成。RTL级和门级简单的区别在于，
13、RTL是用硬件描述语言（Verilog 或VHDL）描述电路所要达到的功能，门级则是用具体的逻辑单元（依赖厂家的库）来实现电路所要达到的功能，门级最终可以在半导体厂加工成实际的硬件，即RTL和门级是设计实现上的不同阶段，RTL经过逻辑综合后，就得到门级。21、syntax error: 语法或句法错误。提示你必须检查所写代码的语法问题。22、UDP:user-defined primitive用户定义的原语是指用户自己设计的基本逻辑元件的功能，即可以利用UDP来定义自己特色的用于仿真的基本逻辑元件模块并建立相应的原语库，并进行仿真。其结构模块与一般模块类似，以primitive关键词开始，用e
14、ndprimitive关键词结束。23、时序逻辑：由多个触发器和多个组合逻辑块组成的网络。常用的有：计数器、复杂的数据流动控制逻辑、运算控制逻辑、指令分析和操作控制逻辑。同步时序逻辑是设计复杂的数字逻辑系统的核心。时序逻辑借助于状态寄存器记住它目前所处的状态。在不同的状态下，即使所有的输入都相同，其输出也不一定相同。24、组合逻辑：是指在任何时刻，输出状态只决定于同一时刻各输入状态的组合，而与电路以前状态无关，与其他时间的状态无关。25、LAB ：Logic Array Blocks逻辑阵列块26、PIA：Programmable Interconnect Array可编程连线阵列负责信号传递
15、，连接所有的宏单元。27、IEEE：Institute of Electrical and Electronics Engineers美国电气和电子工程师协会28、primitive:原语是指verilog hdl中预先定义的逻辑单元。这些内置的原语可以转化为更大型的设计实例，形成一个结构更为复杂的部件。这些原语包括：and、nand、or、nor、xor、xnor、not、buf等。29、抽象级(Levels of Abstraction)：描述风格的详细程度，如行为级和门级。Verilog既是一种行为描述的语言也是一种结构描述语言。Verilog模型可以是实际电路的不同级别的抽象。这些抽象
16、的级别包括：30、利用Quartus ii进行FPGA的开发流程：（1）设计输入：图形输入、状态图输入、波形图输入、原理图输入、HDL文本输入（2）综合（3）适配（4）仿真：时序仿真、功能仿真（5）编程下载（6）硬件测试31、 数字系统建模。被建模的数字系统对象既可以是简单的门，也可以是完整的数字电子系统。硬件描述语言的主要功能是编写设计文件，建立电子系统行为级的仿真模型，然后利用高性能的计算机对用Verilog HDL或VHDL建模的复杂数字逻辑进行仿真，然后再对它进行自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表(Netlist)，然后根据网表和适合某种工艺的器件自动生成具体电路，最后生成该工艺条件下具体电路的延时模型。仿真验证无误后用于制造ASIC芯片或写入FPGA和CPLD
