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1、*课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：恢复余数法定点原码一位除法器的设计院（系）： *专业： *班级： *学号： *姓名： *指导教师： *完成日期： *课程设计报告目录第 1 章总体设计方案 .11.1设计原理 .11.2设计思路 .11.3设计环境 .3第 2 章详细设计方案 .42.1顶层方案图的设计与实现 .42.1.1创建顶层图形设计文件 .42.1.2器件的选择与引脚锁定 .52.1.3编译、综合、适配 .62.2功能模块的设计与实现 .62.2.1寄存器模块的设计与实现 .62.2.2数据选择器模块的设计与实现 .82.2.3补码器模块的设计与实现 .1
2、22.2.4加法器模块的设计与实现 .132.2.5移位寄存器模块的设计与实现 .152.3仿真调试 .18第 3 章编程下载与硬件测试 .203.1编程下载 .203.2硬件测试及结果分析 .20参考文献.22附录（电路原理图）. 23- I-*课程设计报告第 1 章总体设计方案施工第 1 章总体设计方案1.1设计原理定点原码一位除法器的原理是根据人工进行二进制除法的规则：判断被除数与除数的大小，若被除数小，则上商 0，并在余数最低位补 0，再用余数和右移一位的除数比，若够除，则上商 1，否则上商 0。然后继续重复上述步骤，直到除尽（即余数为 0）或已得到的商的位数满足精度要求为止。上述计算
3、方法要求加法器的位数为除数位数的两倍。但分析后，会发现右移除数，可以通过左移被除数（余数）来代替，左移出界的被除数（余数）的高位都是无用的 0，对运算不会产生任何影响。另外，上商 0 还是 1 是计算者用观察比较的办法确定的，而计算机只能用做减法判断结果的符号为负还是为正来确定。当差为负时，上商为 0，同时还应把除数再加到差上去，恢复余数为原来的正值之后再将其左移一位。若减得的差为 0 或为正值时，就没有恢复余数的操作，上商为 1，余数左移一位。1.2设计思路恢复余数法定点原码一位除法器的整体设计主要包含五个部分，分别是寄存器、数据选择器、补码器、加法器以及移位寄存器。寄存器数据选择器选择数据
4、寄存器：寄存被除数X 和余数的其中一个， 6 位二进制数（包含 2 位符号位），D 触发器，上升沿触发；除数寄存器：寄存除数Y ，6 位二进制数（包含2 位符号位），D 触发器，上升沿触发；余数寄存器：寄存余数，6 位二进制数（包含2 位符号位），D 触发器，上升沿触发；- 1-*课程设计报告第 1 章总体设计方案施工数据选择器选择器 A ：“与” 门逻辑电路，选择输出0 和除数 Y 的其中一个。当输入低电平时，输出0；当输入高电平时，输出除数Y；选择器 B：“与”门逻辑电路，选择输出被除数 X 和余数的其中一个。当输入低电平时，输出被除数；当输入高电平时，输出余数；补码器：将除数 Y 的 4
5、 位有效二进制数取反加一，求其 Y 补；加法器加法器A ：将数据选择器选择数据寄存器中的值和 Y 补求和，判断结果正负，决定上商0 还是上商 1；加法器 B：若加法器 A 中的结果为负，将结果加除数 Y ，恢复余数；移位寄存器移位寄存器：实现移位功能，将被除数（余数）左移；商移位寄存器：寄存每一次计算所得的商，依次左移得到最终结果商。恢复余数法定点原码一位除法器的底层、顶层的设计都采用原理图设计输入方式，经编译、调试后形成 *.bit 文件并下载到 FPGA XCV200 可编程逻辑芯片中，经硬件测试验证设计的正确性。其原理框图如图1.1 所示。- 2-*课程设计报告第 1 章总体设计方案施工数据选择器B除数寄存器数据选择器求补器寄存器加法器A数据选择器A加法器B0移位寄存器商移位寄存余数寄存器器图 1.1恢复余数法除法器的原理框图1.3设计环境硬件环境：伟福COP2000 型计算机组成原理实验仪、FPGA 实验板、微机；- 3-*课程设计报告第 1 章总体设计方案施工EDA 环境： Xilinx Foundation F3.1 设计工具、 COP2000 仿真软件。- 4-*课程设计报告第 2 章详细设计方案施工第 2 章
