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1、山东英才学院2014-2015学年第一学期期末考试课程代码：课程名称：电子设计自动化 试卷（A）得分阅卷人年级 2011级专业本科电气工程本试卷考试时间60分钟 满分100分）题号一二三四五六总分得分复核、单项选择题（本大题共1 0道小题，每小题2分，共20分。）1、2.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入一-综合f适配f一编程下载一硬件测试。A. 功能仿真B. 时序仿真C. 逻辑综合D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为。A.软 IPB.固 IPC. 硬
2、IPD. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，是错误的。A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网 表文件。C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且 这种映射关系是唯一的（即综合结果是唯一的）。5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过实现其逻辑功能。A.可编程乘积项逻辑B.查找表（LUT）C. 输入缓冲D. 输出缓
3、冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述。A. 器件外部特性 B. 器件的内部功能C. 器件外部特性与内部功能 D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行 速度（即速度优化）；下列方法中不属于面积优化。A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是。A. 立即完成B.在进程的最后完成C. 按顺序完成D.都不对9. 不完整的 IF 语句，其综合结果可实现。A. 时序逻辑电路B.组合逻辑电路C. 双向电路D.三态控制电路10. 状
4、态机编码方式中，其中占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。A. 一位热码编码 B. 顺序编码得分阅卷人C. 状态位直接输出型编码 D. 格雷码编码、程序填空题（本大题共10空，每空2 分，共20分。）1. 下面程序是1 位十进制计数器的程序描述，试补充完整。LIBRARY IEEE;USE IEEE.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; END CNT10;
5、ARCHITECTURE bhv OF ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS (CLK)IF THEN - 边沿检测IF Q1 10 THENQ1 0); - 置零ELSEQ1 = Q1 + 1 ; - 加1END IF;END IF;END PROCESS ;END bhv;2. 下面是一个多路选择器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT ( sel : STD_LOGIC;A, B : IN STD_LOGI
6、C_VECTOR(7 DOWNTO 0); Y : STD_LOGIC_VECTOR(_ DOWNTO 0) ;END bmux; ARCHITECTURE bhv OF bmux IS BEGINy = A when sel = 1 得分阅卷人END bhv;三、EDA名词解释题（本大题共7道小题，1至6题每题2分,第7题8分，共20分。）1. ASIC2. FPGA3. CPLD4. EDA5. IP6. SOC7简要解释JTAG,指出JTAG的用途阅卷人四、程序改错题（本大题共2道小题，每小题5分，共10分。仔细阅读下列程序，回答问题LIBRARY IEEE;-1USE IEEE.STD
7、_LOGIC_1164.ALL;-2ENTITY LED7SEG IS-3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);-4CLK : IN STD_LOGIC;-5LED7S : OUT STD_LOGIC_VECTOR(6DOWNTO 0);-6END LED7SEG;-7ARCHITECTURE one OF LED7SEG IS-8SIGNAL TMP : STD_LOGIC;-9BEGIN-10SYNC : PROCESS(CLK, A)-11BEGIN-12IF CLKEVENT AND CLK = 1THEN-13- 14- 15- 16T
8、MP LED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7S=END CASE;END PROCESS;END one;1. 在程序中存在两处错误，试指出，- 17- 18 - 19 0111111;-200000110;-211011011;-221001111;-231100110;-241101101;-251111101;-260000111;-271111111;-281101111;-29- 30- 31 - 32 并说明理由：2. 修改相应行的程序：错误 1行号：程序改为错误 2行号：程序改为得分阅卷人五、综合题（本大题共2道小题，每小题15分，共30分。输入端口： clk rst en load data 输出端口： q请按题中要求写出相应程序1. 带计数使能的异步复位计数器时钟信号 异步复位信号 计数使能 同步装载（装载）数据输入，位宽为 10 计数输出，位宽为 102. 看下面原理图，写出相应程序描述by
