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1、数字电子技术课程设计报告题 目: 自动循环计数器 学 年： 20132014 学 期: 1 专 业: 生物医学工程 班 级: 110314 姓 名: 赵亮 学 号: 20111398 指导教师: 李 磊 日 期: 2014年 1月4日2014年1月10日 长春工业大学电气与电子工程学院目 录第一章 设计任务与要求31.1 设计任务31.2设计要求3第二章 设计思想3第三章 单元电路的设计、参数计算、器件选择及介绍43.1 单次脉冲产生部分43.2 译码驱动、显示电路部分53.3 控制部分及循环加减计数部分8 第四章 系统逻辑框图.10第五章 系统电路总图及原理115.1、电路总图115.2、工
2、作原理11第六章 硬件电路安装、调试测试结果，出现的问题、原因及解决方法12第七章 总结设计电路的特点和方案的优缺点12 第八章 收获、体会.13 附录A 原理总图14附录B 元件清单14 设计题目：自动循环计数器第一章 设计任务与要求1.1 设计任务1. 用集成计数器实行39自动循环计数。2. 电路能实现39加法和39减法循环计数。3. 输出用数码显示。1.2设计要求1. 确定总体设计方案画出总方框图，划分各单元电路的功能，并进行单元电路的设计，画出逻辑图。2. 选择元器件型号。3. 画出总逻辑图和装配图，并在实验板上组装电路。 4. 进行电路调试，使其达到设计要求。5. 写出总结报告。第二
3、章 设计思想根据题目要求，系统可以划分为以下几个部分，基本思想如下：1、电源部分，由它向整个系统提供+5V电源。2、单脉冲产生部分：功能是由它产生单个脉冲，为循环计数部分提供计数脉冲。3、译码显示电路部分：计数器输出结果的数字显示。4、加/减控制电路部分：实现加减循环计数功能由控制部分完成。5、可逆计数器部分：完成39的可逆加减循环计数。系统设计方框图如图1所示。 加/减控制电路单脉冲产生译码显示电路可逆计数器电源 图1 39加/减可逆自动循环计数器系统设计方框图第三章 单元电路的设计、参数计算、器件选择及介绍3.1 单次脉冲产生部分3.1.1、方案论证产生单脉冲的方法有很多，如用集成555定
4、时器、TTL集成单稳态触发器74LS121。74121、74221、74LS221都是不可重复触发的单稳态触发器。属于可重复触发的触发器有74122、74LS122、74123、74LS123等。方案一：用集成555定时器产生单脉冲，见图2(a)。 (a) （b） (c)图2 单脉冲产生电路方案二：用TTL集成单稳态触发器74LS121，见图2(b)。方案三：用74LS00四2输入与非门与手动开关，见图2(c)用74LS00中的两个与非门构成基本RS触发器，手动开关反复拨动一次，则触发器输出端将产生一个计数脉冲。确定方案：根据实验要求，使用555定时器，能自动产生计数脉冲，故采用方案一。3.2
5、 译码驱动、显示电路部分3.2.1、方案论证方案一：采用DCD-HEX4段数码管，不需要译码器就能直接显示出结果。方案二：74LS48 TTL BCD7段译码器/内部上拉输出驱动。采用74LS48不需要外接上拉电阻。确定方案：由于DCD-HEX的价格较高，且市场上不易购买，故采用74LS48。由于74LS48输出是高有效，所以显示数码管选用LN05011AH共阴极数码管。3.2.2、元器件型号的选择及参数计算：数码管LN05011AH，译码/驱动器74LS48；限流电阻的计算，数码管压降一般为1.82.2V，工作电流1020mA，经试验，静态显示时10 mA亮度相当可观，所以限流电阻R1R7=
6、(5V-2V)/10mA=300,功率为0.012300=0.03W,故电阻选用R1R7=300（1/16W）。3.2.3、译码驱动、显示电路的设计74LS48的引脚见图3，74LS48的功能表如表1所示，其中，D C B A为8421BCD码输入端，ag为 7段译码输出端。 图3 74LS48引脚图表1 74LS48引脚功能表七段译码驱动器功能表 灯测试输入使能端。当LT0时，译码器各段输出均为高电平，显示器各段亮，因此，LT0可用来检查74LS48和显示器的好坏。 动态灭零输入使能端。在LT1的前提下，当/RBI0且输入BDCA0000时，译码器各段输出全为低电平，显示器各段全灭，而当输人
7、数据为非零数码时，译码器和显示器正常译码和显示。利用此功能可以实现对无意义位的零进行消隐。 静态灭零输入使能端。只要BI0，不论输入BDCA为何种电平，译码器4段输出全为低电平，显示器灭灯(此时/BIRBO为输入使能)。共阴极数码管管脚图见图4。 图4 共阴极数码管管脚图3.2.4、译码驱动、显示电路原理图译码驱动、显示电路原理图见图5图5 译码驱动、显示原理图3.3 控制部分及循环加减计数部分1、方案论证 方案一：74LS190为可预置的十进制同步加减计数器。 方案二：74LS191 可预置的4位2进制同步加/减计数器。 确定方案：经过比较，结合系统要求，决定采用方案一。2、控制部分及循环加
8、减计数部分的设计 （1）逻辑功能示意图 图6 逻辑功能示意图（2）190功能表见表2 表2 74LS190功能表（3） 主要逻辑功能。5、经过调试以后，发现74LS190的输出端接74LS138译码器以后，当计数器进行加计数时，不能正常的译出数字9，而用74LS191则可以实现，于是又重新设计，采用方案二，具体操作如下：（1）集成十进制同步加减计数器CT74LS191，逻辑功能示意图见图4。 图7 逻辑功能示意图LD为异步置数控制端 CT为计数控制端 D0-D3位并行输入端Q0-Q3为输出端 U/D为加/减计数方式控制端 RC为行波时钟输出端CO/CB为进位输出/借位输出端 （2）74LS19
9、1功能表见表3输入输出说明/P CP D3 D2 D1 D0Q3 Q2 Q1 Q00 d3 d2 d1 d0d3 d2 d1 d0并行异步置数1 0 0 加计数CO/BI=Q3Q01 0 1 减计数CO/BI= Q3 Q2 Q1 Q01 1 保持表3 74LS191功能表 主要逻辑功能：异步置数功能。 当=0时，与CP无关，并行输入数据d3d0 被置入。Q3 Q2 Q1 Q0=d3d2 d1 d0。计数功能。取=0、=1。 当/P=0时，对应CP脉冲上升沿，十进制加法计数器。 当/P=1时，对应CP脉冲上升沿，十进制减法计数器。保持功能。当=1时，计数器保持原来的状态不变。6、加减自动跳转部分
10、：利用与非门组成的SR锁存器，当计数器减到2时，S=0，R=1，则Q=0，当Q端的低电平到达LD端时，变为加计数，同时，置数端置入3。同理，当计数器加到10时，S=1，R=0，则Q=1，变为减计数，同时，置数端置入9，这样，就实现了加减的自动跳转。第四章 系统逻辑框图图8 74LS191加法计数说明：由于题目要求加法计数从3开始自动循环到9然后再返回到3，所以并行输入端DCBA=0011，当计数器的输出时1010时，由于非门以及与非门的作用使LD输入低电平有效，给计数器置数为0011，再次开始循环。图9 74LS191减法计数说明：由于题目要求减法计数从9开始减到3然后再返回到9，所以并行输入
11、端DCBA=1001，当计数器的输出0010时，由于非门以及与非门的作用使LD输入低电平有效，给计数器置数为1001，再次开始循环。第五章 电路总图及原理4.1、电路总图39可逆自动循环加减计数器总体电路见附录A所示。4.2、工作原理由555定时器产生的计数脉冲送至74LS191的CP端，由于此时SR锁存器的Q端还没有电平，故D/端相当于悬空状态，即加计数，同时，置数端的3置入计数器，当加过9即加到10时，若不自动跳为减法，则应该变成3，而根据设计要求，应能实现加减法的自动跳转，此时DCBA=1010通过非门以及双四输入与非门以后得到1和0，两者相与得到0即低电平，送置LD端以后，将计数器置数
12、，而且，上述的高低两个电平经过SR锁存器以后得到的高电平刚好能够使输入端的数为9，并且计数方式为减计数。同理，做减法减到2时，亦能使LD端得到低电平，同时使输入端的数为3，并且计数方式为加计数。第六章 硬件电路安装、调试测试结果，出现的问题、原因及解决方法在安装调试过程中，遇到了一定的问题，具体如下：1. 因为加减法运算刚开始置数不一样，所以我们经过考虑，最开始用开关来控制输入端的数据以及加法或者减法计数；2. 该电路运用不熟悉，导致花很长时间去寻找各种元器件；3. 通电检查，通电后做加法时，数码管有反应，但显示数据不正确，怀疑是电源或接地有误，经查果然如此，经重新调整，故障排除。第七章 总结设计电路的特点和方案的优缺点本方案设计电路的特点是：优点：电路设计比较简明，大部分所用知识都是根据上课时的理解，所以易于实现，并且，在加减循环部分，没有使用实验指导书上的译码器，仅由逻辑门就实现了想要的功能，不仅节省了成本，还学会了创新。缺点：由于我们的知识水平有限，此电路的实现与设计要求有些许差距，在以后的学习过程中，我们要学习更多的专业知识，以弥补我
