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1、实验三 用原理图输入法设计8位全加器1、实验目的：学习利用原理图输入法设计简单组合电路，掌握层次化设计的方法，掌握用原理图进行设计的整体流程。2、实验内容：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。利用QuartusII完成1位全加器文本编辑输入设计，并以此为依据，再利用原理图输入法设计8位全加器，得出仿真输出波形，并进行硬件引脚锁定，在实验系统上进行硬件测试，验证其硬件实现功能。3、主要仪器设备：EDA实验箱、QuartusII软件和计算机。4、实验内容及过程：在E:/EDA/下建立
2、一个新的文件夹为ADDER8。本设计的思路是先设计1个1位半加器，因此建立新建文件夹E:/EDA/ ADDER8/h_adder；要利用1位的半加器构造1位的全加器，因此建立新建文件夹E:/EDA/ ADDER8/f_adder；要利用1位的全加器构造8位的全加器，因此建立新建文件夹E:/EDA/ ADDER8/adder8；(1)、用原理图输入法构造1位半加器翻开QuartusII软件，选择新建一个原理图文件，进入原理图编辑窗。在空白编辑窗的地方电击鼠标右键，选择参加模块。此图电击OK，为参加输入引脚。以同样的方法参加其它模块，如下列图所示。对其连线。连线时注意，假设信号为1位，那么用导线进
3、行连接，假设信号为多位，那么用总线进行连接。注意连线时，最后连好的线平滑，无x等标识方能说明线正确连接。连好后更改输入输出引脚。保存到E:/EDA/ ADDER8/h_adder路径下，文件名为h_adder。建立相应的工程文件，并编译。编译成功后转换为原理图模块。(2)、用原理图输入法构造1位全加器把1位半加器的模块和原理图拷入文件夹E:/EDA/ ADDER8/f_adder。用两个1位半加器构造1位全加器，以同样的步骤和方式建立1位全加器的原理图，如下列图所示。参加半加器时，点击NAME下方空白框右边的浏览，找到E:/EDA/ ADDER8/f_adder里的h_adder模块参加，注意
4、路径位置。连线正确后，修改相应的引脚，最后保存到E:/EDA/ ADDER8/f_adder路径下文件名为f_adder。建立其工程文件，因为此文件用到1位半加器，建立工程文件时注意要把1位半加器的原理图参加工程，编译才能通过。编译通过后转换为模块。(3)、用原理图输入法构造8位全加器 把1位半加器和1位全加器的原理图和模块共四个文件拷入E:/EDA/ ADDER8/adder8，用1个1 位半加器和7个1位全加器构造8位全加器。调入1位半加器和1位全加器的模块，连线构成如下列图所示的8位全加器的原理图。并更改相应的输入输出引脚。其中a7a6a5a4a3a2a1a0为加数，b7b6b5b4b3
5、b2b1b0为被加数，输出的和为num7.num0，输出的进位为count。原理图建好后保存为E:/EDA/ ADDER8/adder8路径下的adder8，并建立相应的工程文件，因为此文件用到1位半加器和1位全加器，建立工程文件时注意要把1位半加器和1位全加器的原理图参加工程，编译才能通过。编译通过后，进行引脚锁定。选取模式1的电路实现此功能。键2、键1输入8位加数；键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout。查出对应的PIO口和对应芯片的引脚。保存引脚信息后重新编译，把引脚信息参加工程。连好实验箱，翻开电源，下载到实验箱上。选择实验箱上的模式1，从键2、键1输入加数，从数码管2、1上可看到相应的输入；从键4、键3输入被加数，从数码管4、3上可看到相应的输入；从数码管6、5上可看到两数相加后的和，从D8显示进位情况。
