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1、杭州康芯SOPC实验开发系统说明(型号： GW48-PK2S)1、关于ASIC 、CPLD 、sopc、FPGAASIC（Application Specific Intergrated Circuits）即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。目前用CPLD（复杂可编程逻辑器件）和FPGA（现场可编程逻辑阵列）来进行ASIC设计是最为流行的方式之一，它们的共性是都具有用户现场可编程特性，都支持边界扫描技术，但两者在集成度、速度以及编程方式上具有各自的特点。ASIC的特点是面向特定用户的需求，品种多、批量少，要求设计和生产周期短，它作为集成电路技术与特定用
2、户的整机或系统技术紧密结合的产物，与通用集成电路相比具有体积更小、重量更轻、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。 在二世纪九十年度末，可编程逻辑器件（PLD）的复杂度已经能够在单个可编程器件内实现整个系统。完整的单芯片系统（SOC）概念是指在一个芯片中实现用户定义的系统，它通常暗指包括片内存储器和外设的微处理器。最初宣称真正的SOC或可编程单芯片系统（SOPC）能够提供基于PLD的处理器。在2000年，Altera发布了Nios处理器，这是Altera Excalibur嵌入处理器计划中第一个产品，它成为业界第一款为可编程逻辑优化的可配置处理器。本文阐述开发Nios处理
3、器设计环境的过程和涉及的决策，以及它如何演化为一种SOPC工具。 Altera很清楚地意识到，如果我们把可编程逻辑的固有的优势集成到嵌入处理器的开发流程中，我们就会拥有非常成功的产品。基于PLD的处理器恰恰具有应用所需的特性。一旦定义了处理器之后，设计者就“具备”了体系结构，可放心使用。因为PLD和嵌入处理器随即就生效了，可以马上开始设计软件原型。CPU周边的专用硬件逻辑可以慢慢地集成进去，在每个阶段软件都能够进行测试，解决遇到的问题。另外，软件组可以对结构方面提出一些建议，改善代码效率和/或处理器性能，这些软件/硬件权衡可以在硬件设计过程中间完成。 CPLD（Complex Programm
4、able Logic Device）是Complex PLD的简称,一种较PLD为复杂的逻辑元件。 CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。 20世纪70年代，最早的可编程逻辑器件-PLD诞生了。其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成（相当于房子盖好后人工设计局部室内结构），因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它们只能实现规模较小的电路。为弥补PLD只
5、能设计小规模电路这一缺陷，20世纪80年代中期，推出了复杂可编程逻辑器件-CPLD。目前应用已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面。 FPGA（现场可编程门阵列）是专用集成电路（ASIC）中集成度最高的一种，用户可对FPGA内部的逻辑模块和I/O模块重新配置，以实现用户的逻辑，因而也被用于对CPU的模拟。用户对FPGA的编程数据放在Flash芯片中，通过上电加载到FPGA中，对其进行初始化。也可在线对其编程，实现系统在线重构，这一特性可以构建一个根据计算任务不同而实时定制的CPU，这是当今研究的热门领域。2、SOPC实验开发系统说明主系统配置、功能与特点： （1）含Mul
6、ti-task Reconfiguration电路结构（多功能重配置结构）。该电路结构能仅通过一个键，完成纯电子切换（有的产品只能通过许多机械开关手动切换）的方式选择十余种不同的实验系统硬件电路连接结构，大大提高了实验系统的连线灵活性，但又不影响系统的工作速度（手工插线方式虽然灵活，但会影响系统速度和电磁兼容性能，不适合高速FPGA/SOPC等电子系统实验设计）。注，本公司设备采用的Multi-task Reconfiguration技术已被广泛应用，如虚拟仪器、通用编程器等。使系统的灵活性和高速特性两方面都得到了充分的满足，越来越得到广大用户的认可和欢迎。（2）能对不同公司的FPGA/CPL
7、D都可进行实验开发（此亦为本公司产品特有的功能），如Altera、Xilinx等；（3）FPGA/CPLD万能接插口；智能译码模块 ； （4）1Hz50MHz标准时钟源； 数字频率计； （5）含VGA、UART、PS/2、FPGA/单片机等接口； （6）ADC和DAC；311构成的A/D； （7）12、5、3.3、2.5、1.2V混合电压源； （8）良好电磁兼容性的SX8200-J高速高密主板； （9）用于信号发生器实验的有源滤波； （10）除所有常规数字系统设计及验证性实验外，还包括许多设计与创新型实验项目，如VGA口、PS/2、硬件RS232、FPGA对PC机通信、FPGA/CPLD开发、
8、电子设计竞赛培训与开发等40余种典型EDA实验项目，具体类型可参考EDA技术实用教程和随机附带的实验讲义。 （11）可以配不同规模的适配板，FPGA、CPLD、或模拟EDA（ispPAC） （12）配套教材：EDA技术实用教程第3版 科学出版社出版，有教材配套的教学课件。该书所有示例和实验以QuartusII为EDA软件平台，以Cyclone/CycloneII FPGA为硬件平台。注、EDA实验系统通常由“主系统”和适配板两部分组成，“主系统”的概念即需要另选配购适配板，如可选 （13）含USB-Blaster JTAG编程下载器，和ByteblasterMV编程下载器，能对不同公司的FPG
9、A/CPLD实验开发； （14）实验系统含对单片机的isp编程下载功能模块和接口； （15）可轻易向SOPC实验系统升级设置； （16）则附赠商业级MCS-51单片机全兼容IP核和商业级8088/8086 CPU核，可完成全兼容片上系统SOC设计。 （17）含8个可重配置实验按键（或开关），以适应不同实验目的：12电平开关和4X4键盘；3个其他用途键。 （18）字符型128X64液晶屏（4行X20字符）；32 I/O控制发光管、9数码管。 （19）基于MCS-51单片机IP核的SOC系统，以4X4 16键控制液晶显示2则电子设计竞赛示例（学生可自主设计）： 1、等精度频率计，功能：测频率、脉宽
10、、占空比，测频范围：0.1Hz250MHz（测频精度：1/100000）； 2、移相信号发生器：（频率范围：20Hz15MHz，最小频率步近1Hz，相位步近0.35度）。 （20）数字温度测控模块； （21）过载保护开关电源； （22）步进电机，能进行步进细分控制实验（该项实验与设计为机电、自动化专业与电子设计竞赛培训必作项目）； （23）直流电机，含闭环转速控制系统，光电脉冲计数，提供光电脉冲硬件消抖动设计； （24）高性能单片机：AT89S8253，兼容MCS-51单片机，isp单片机，12KB isp可编程Flash ROM，2KB ispEEPROM，10万次烧写周期；2.7-5.5V
11、工作电压；0-24MHz工作时钟；可编程看门狗；增强型SPI串口，9个中断源等。 （25）E平方串行ROM实验模块；I平方C总线存储实验模块； （26）FPGA与PC机并口通信实验模块；ADC、DAC实验模块； （27）PS2键盘、鼠标两接口和VGA接口（含大量应用和实验示例）；USB、UART接口； （28）FPGA/CPLD与单片机联合实验开发功能块，特别适合于复杂电子设计及适用于创新型、项目开发和电子设计竞赛培训； （29）模块化设计。本实验系统的另一特色是符合电子实验系统国际流行趋势，各功能模块基本上都能形成独立模块，十分方便二次开发和电子系统设计培训；如SOPC系统模块、超高速ADC
12、/DAC模块、USB模块、单片机模块、普通ADC和DAC模块、液晶显示模块、各类存储器模块等； （30） 本实验系统的配套教材是EDA技术实用教程第3版；平台是QuartusII；配套硬件平台是Cyclone，CycloneII系列FPGA。含EDA技术实用教程一书配套的ppt教学课件，及与实验讲义配套的ppt实验指导课件。 GWA1C6A适配板:1）、Cyclone FPGA 1C6Q240；2)、USB接口；3）、用于FPGA掉电保护配置器件4M Flash，10万次重复编程次数，且可兼作软核嵌入式系统数据存储器；4）、512KBX2 SRAM；8MB Flash；5）、全彩色VGA控制模
13、块与接口一个，8色VGA口一个；6）、512KB SRAM之VGA显示缓存；7）、以太网口；8）、EPM3032A CPLD；9）、1个RS232串口；10）、PS/2键盘、PS/2鼠标接口；11）、SD卡接口，可接1-2GB Flash；12）、20MHz时钟源（可倍频到300MHz）1个，0.5Hz-50MHz多输出口的标准时钟源；13）、语音采样口；14）、立体声输出口；15）、MIC模拟输入口；16）、高速时钟口一个；17)、高速AD/DA模块； 18)、全数字DDS函数发生器功能（请参考产品展示DDS函数发生器）3、ACEX 1K系列CPLD配置方法探讨1 引言 ACEX 1K 系列
14、器件是Altera 公司近期推出的新型CPLD 产品。该器件基于SRAM，结合查找表（LUT）和嵌入式阵列块（EAB）提供了高密度结构，可提供10 000 到100 000 可用门，每个嵌入式阵列块增加到16 位宽可实现双端口，RAM 位增加到49125 个。其多电压引脚可以驱动2.5V、3.3V、5.0V 器件，也可以被这些电压所驱动；双向I/O 引脚执行速度可达250MHz。该器件还应用Altera 专利技术进行了重要的生产改进，进一步降低了器件的成本，提高了产品的性能价格比。因此,ACEX 1K 器件可用来实现许多逻辑复杂、信息量大的系统。但是在器件操作过程中，ACEX 1K 系列器件的
15、配置数据存储在SRAM 单元中，由于SRAM的易失性，配置数据在每次上电时必须被重新载入SRAM。 2 配置ACEX 1K 系列器件三种方 法的比较 对于ACEX 1K 系列器件，目前实现加载的方法有以下3 种：采用PROM 并行加载；采用单片机控制实现加载；通过JTAG 口直接一次性实现编程数据加载。第一种方式需要占用较多的CPLD 管脚资源，虽然这些资源在加载完成后可用作一般的I/O 口，但在加载时不允许这些管脚有其他任何外来信号源；另外数据存储在PROM 与CPLD 之间的大量固定连线,如8 位数据线以及大量访问PROM 的地址线等，使得PCB 板设计不便。但是这种方式有一个好处，即PROM 的容量较大、容易购置、价格低、技术支持（编程器）较好。第二种方式采用单片机控制，由PROM 中读取并行数据，然后串行送出。由于涉及到单片机编程，对于开发者来说较为不便；另外，如果单片机仅用来实现该任务，较为浪费硬件资源。CPLD 的一个最大优点是采用计算机专用开发工具，通过JTA
