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1、第一部分 实验开发系统硬件介绍一、概述EL-EDA系列实验箱是针对数字电路设计CPLD/FPGA及模拟电路设计实验开发的系统，IV、V型为数、模混合可编程器件实验开发系统。由于可编程器件的设计灵活性，其系统更能满足本科电类专业的EDA实验教学、课程设计、毕业设计及大学生电子设计竞赛等。二、配套软件Max+plus II 10.1基础版 (商业版见报价单及相关资料说明) 1.运行环境 Win95/98/2000 2.层次化设计 支持 3.原理图输入 支持 4.文本输入支持 5.AHDL输入 支持 6.VHDL输入 支持7.原理图设计宏库 基本库 8.仿真和时序分析 支持9.逻辑综合 支持 10.
2、 硬件编程/下载 支持 11.支持芯片 Max7000全系列（如7000A、7000B、7000E、7000S等）和Max9000系列等Flex6000、8000、10K（如10K系列的10K10、20、30、50、10K100等）、10KE系列等三、系统硬件组成：（一）EDA-IV型实验箱结构组成EDA-IV实验箱的组成：CPLD适配器板、模拟可编程器件单元、8段数码显示单元、点阵显示单元、拨码开关单元、按键单元、可调时钟源（clock）、单片机单元、功能扩展区域、存储器单元（2864）、逻辑电平单元、JTAG下载接口、LED显示单元、D/A转换单元、电压比较器单、模拟量输出单元（蜂鸣器）、
3、信号源、电源单元结构。EDA-IV实验箱组成框图如图1-1所示： 图1-1 EDA-IV型实验箱结构框图1 CPLD/FPGA适配器板：配置是的可编程逻辑器件是EPF10k20或MAX7128接口板。使用的下载接口是数字芯片的下载接口（DIGITAL JTAG），主要用于CPLD/FPGA芯片的数据下载。2扫描驱动类接口：1） 8位八段数码管显示输出系统的显示采用8位8段共阴极数码管（高电平有效），其8位段驱动接口：a、b、c、d、e、f、g、Dp；8位位驱动采用3-8译码器产生，对应的接口为：SEL0SEL2，悬空为高电平，其具体的对应关系如1-1表所示：表1-1 LED数码管显示接口及对应
4、的显示状态接口序号数码管SEL2SEL1SEL0状态111第1位亮110第2位亮101第3位亮100第4位亮011第5位亮010第6位亮001第7位亮0xX第8位亮2）1616位发光二极管（LED）点阵E2PROM（2864），用来保存字符数据信息，接口序号为：数据线：D0D7；地址线：A0A11；片选线：/CE；读有效信号线：/OE；写有效信号线：/WE。1616点阵显示，各驱动接口为：第一行到第十六行对应的为L0L15，第一列到第十六列驱动采用3-8译码，对应的接口为SEL0SEL3。具体对应关系见表1-2：表1-2 点阵显示接口对应关系表SEL3SEL2SEL1SEL0点亮列号1111第
5、1列1110第2列1101第3列1100第4列1011第5列1010第6列1001第7列1000第8列0111第9列0110第10列0101第11列0100第12列0011第13列0010第14列0001第15列0000第16列3通用数字式接口1）12个按键开关。2）18个拨码开关。3）16个红色发光二极管。4模拟器件及接口1）扬声器（高电平TTL驱动）。2）AD558数/模转换（8位，05V电压输出）。有两种输出方式。第一种，将短路子接在左侧的两个铜柱上，D/A转换输出到D/AOUT区域的个孔输出；第二种，将短路子接在右侧的两个铜柱上，D/A转换输出接到LM358的同相输入端。3） LM35
6、8单电源二运放。与AD558配合，将AD558的输出接到LM358的同相输入端，作为他的同相输入信号；在LM358的右上角，有TEST IN输入9个插孔，它是LM358的反相输入端。5模拟信号源模块Diff IN：需差分转换信号输入口；Diff OUT+：差分信号正极性输出端口，为Diff IN差分后的信号；Diff OUT-：差分信号负极性输出端口，为Diff IN差分后的信号；Mux IN1：需叠加信号1输入口；Mux IN2：需叠加信号2输入口；Mux OUT：叠加信号输出端口，为Mux IN1与Mux IN2相加后的信号；SIN_OUT 312KHz：正弦信号312KHz输出端口；6模
7、拟可编程器件 Lattice公司的Pac10、20、80芯片组，可做模拟可编程器件系统实验。7. 单片机接口模块本单片机为开放性设计，可自由下载程序，对整个系统无任何影响。可以实现CPLD/FPGA与单片机的接口实验，以及高级的FPGA开发，其对应的接口为：P0口：D0D7；P1口：P10P17；P2口：P20P27；复位信号输出：RESETP3口分别对应为：/RD、/WR、RXD、TXD、T0、T1、INT0、INT1其他接口为：ALE、PSENRESET复位端口提供一高电平脉冲。8. 可调数字信号源时钟信号源可产生从1.2Hz20MHz之间的任意频率。该电路采用全数字化设计，提供的最高方波
8、频率为20MHz，最低频率为1.2Hz，并且频率可以在这个范围内随意组合变化。整个信号源共有六个输出口（CLK0CLK5），每个输出口输出的频率各不相同，通过JP1JP11这11组跳线来完成设置的，其中： CLK0输出口的频率通过JP7（CLK0）来设置的，这样输出的时钟频率种类为20MHz、10MHz、5MHz、2.5MHz、1.25MHz；CLK1输出口的频率通过JP1（F_SEL1）及JP8（CLK1）来设置，输出频率对应的关系为：FCLK1=20MHzF_SEL1CLK1CLK2输出口的频率通过JP1（F_SEL1）、JP2（F_SEL2）及JP9（CLK2）来设置，输出频率对应的关系
9、为：FCLK2=20MHzF_SEL1F_SEL2CLK2CLK3输出口的频率通过JP1（F_SEL1）、JP2（F_SEL2）、JP3（F_SEL3）及JP10（CLK3）来设置，输出频率对应的关系为：FCLK3=20MHzF_SEL1F_SEL2F_SEL3CLK3CLK4输出口的频率通过JP1（F_SEL1）、JP2（F_SEL2）、JP3（F_SEL3）、JP4（F_SEL4）及JP11（CLK4）来设置，输出频率对应的关系为：FCLK4=20MHzF_SEL1F_SEL2F_SEL3F_SEL4CLK4CLK5输出口的频率通过JP1（F_SEL1）、JP2（F_SEL2）、JP3（F
10、_SEL3）、JP4（F_SEL4）、JP5（F_SEL5）及JP6（CLK5）来设置，输出频率对应的关系为：FCLK5=20MHzF_SEL1F_SEL2F_SEL3F_SEL4F_SEL5CLK5例如：要得到1.2Hz的信号,短路子的设置如下: JP1 F_SEL1：1/16 JP2 F_SEL2：1/16JP3 F_SEL3：1/16JP4 F_SEL4：1/16JP5 F_SEL5：1/16JP6 CLK5：1/16 1.2Hz信号由CLK5输出。9其它1）E2 PROM 28642）连线若干。3）可扩展区域（类似面包板）。4）可变电阻器，产生可变的模拟电压量（05V）。5）JTAG下
11、载编程接口。EDA-IV实验箱的参考电路图如图1-2所示。图1-2 EDA-IV型实验箱参考电路图第二部分 软件介绍一、软件简介及安装（一）软件简介Max+plus II教学版软件是免费的，你需要到Altera公司的网页去申请一个授权号（软件安装部分有详细说明）。其正式（商业）版需要到Altera公司的中国代理购买，它带有一个软件狗，需置于计算机并行口上。开放版支持仿真和时序分析、VHDL语言设计。（二）软件的安装 该软件运行在Windows95/98/2000操作系统下。软件的安装步骤如下：1. 将光盘插入PC机光驱，假定您的光驱号为E：， 2. 运行E：maxplusII10.0fulls
12、etup.exe文件；3. 运行setup.exe文件后如图2-1所示；图2-1 安装启动界面 4. 按Next，并选择Yes接受协议，出现图2-2；图2-2 安装设计界面图2-3 安装路径选择界面 5. 单击Browse按钮，选择安装路径(假设为d:)，如图2-3所示，按下Next，直到安装完成。这时该软件自动在d:生成maxplus2等文件夹。 6. 将光盘里随机附送的LICENSE.DAT文件拷贝至安装后的D:maxplus2软件包根目录下即可。注意：license.dat文件来自于Altera网站授权或代理商授权。7. 点击windows程序组下的alteramaxplusII 10.
13、0 图标，启动本软件，如下图2-4所示。注意：第一次启动软件会有几个对话窗口，提示没有安装License文件或软件狗，并附有其公司网址及如何申请license授权文件等详细说明。图2-4 软件启动界面8. 选择并点击Optionslicense setup菜单，如下图2-5所示：图2-5 license安装界面单击license setup，使用Browse浏览指出license.dat文件所在路径。即：当初拷贝license.dat文件后的路径d:maxplus2license.dat，如图2-6所示。图2-6 指定授权文件界面9. 点击OK按钮确认即可，至此成功地完成了整个软件的安装。注意：本安装过程以其10.1版本为例介绍的，其它版本安装过程类似。（三）、试验指导样例程序的简单说明： 1. 必须将光盘中的E：testalteratest1test9所有子目录完整的拷贝至硬盘某目录下,并去掉包括隐含文件在内的所有文件的只读属性，否则将不能正常使用。 2. 实验一的所有相关文件在：TESTALTERAtest1目录下. 实验二的所有相关文件在E：TESTALTERAtest2目录下. 依此类推。3. 每一个实验的源文件文件.gdf文件（原理图）、.tdf文件（AHDL语言）、.vhd文件（VHDL语言）。其余都是系统生
