《电子专业面试笔试题库师-师兄师姐们留下的》由会员分享，可在线阅读，更多相关《电子专业面试笔试题库师-师兄师姐们留下的（9页珍藏版）》请在金锄头文库上搜索。
1、题目篇：Gate Level Circuit Design1. Implement XOR logic with 1 MUX and 1 INV；2. Implement A+B+C with NAND gate；3. Draw the D Flip-Flop structure；4. Clock Divider by 2/3/4；5. Using flip-flop and logic-gate , design a 1-bit adder with carry-in and current-stage, carry-out and next-stage；6. Please draw sch
2、ematic of a common SRAM cell with 6 transistors , point out which nodes can store data and which node is word line control? Verilog Coding1. 状态机：常见的是序列检测，考察状态转换图和代码；2. 实现异步复位的8位寄存器；3. 实现2/3/4分频电路；4. 用VERILOG或VHDL写一段代码,实现消除一个glitch；5. 用Verilog/VHDL写一个fifo控制器(包括空,满,半满信号; 同步or异步)；STA & Synthesis Basic1
3、. Setup & Hold time概念，如何消除violation，怎样计算最大频率；2. Removal & Recovery time；3. STA vs. PostSim；4. False Path ；5. Multi-Cycles；6. Clock Gating Cell (ICG) Insertion ；7. 分析两次DC的结果不同的原因，Memory部分的面积前后相差26%，logic core部分的面积前后相差17%。8. 同步复位和异步复位DFF电路上的区别。9. 给一段代码，画出综合后电路。10. DC和STA的基础性问题，专用集成电路设计实用教程一书都可以覆盖到。Cro
4、ssing clock Domain的设计方法，很重要的知识点。Verilog Coding style:1. 完备的Case, if 语句，如果不完备，会产生什么后果；2. 敏感列表的完备性，如果不完备，产生的后果是什么；3. 阻塞、非阻塞的区别；4. = 和 = 的区别；5. casex, casez的用法；Perl：主要是考察基本的用法，目前为止考察到最难的题目是使用Hash对学生按照分数、名字字母先后的顺序进行排序，小骆驼书里面有类似的题目。Gvim & UNIX Skill：每天和服务器打交道，这些都不会有什么问题。Special SubjectSOC/ASIC/FPGA的设计FLO
5、W以及使用到的工具；（从Spec定义到GDSII文件提交）对基本概念和名词的解释：STA , ECO, SPEF, CTS, DRC, LVS 等Flip-Flop vs. Latch；低功耗的设计的方法；如何保证verification的覆盖率；ASIC设计移植到FPGA上时，需要注意什么问题；如何重组逻辑路径，消除竞争冒险；CMOS反相器的VTC曲线、CMOS逻辑电路的设计；SoC芯片：芯片架构，数据通路，如何保证带宽，片外信号的消抖，AHB/AXI总线；Cache的映射机制；Post-Sim中不同Corner的区别；FPGA的下载方式；芯原笔试1. 十道图形推理题2. SDRAM FLA
6、SH 各种存储器的概念，以及在SOC中的应用3. 存储器内建自测试的概念4. 建立时间保持时间的解释5. 用verilog写除6 （6分频）？不太理解题目的意思6. 中断向量表的解释7. skew latency uncertainly 的解释，用波形画下8. 其他已忘tl_marvell面经1. FPGA全局时钟和局部时钟的概念？2. 分频怎么实现？counter？3. FPGA怎么约束？4. SPI传数据setup/hold time 怎么确定？5. 有没有用脚本跑过FPGA？6. RVDS产生的机器码里面是什么内容？7. 同步复位和异步复位区别，优缺点？8. 如何解决亚稳态？9. RVD
7、S验证IP的时候每个function写段代码去仿一下，效率不高，怎么提高效率?新思面试9月11日 Synopsys 上海面试1 小时面试 + 4轮专业面试 + 午饭时间闲谈 + HR 面试笔试内容：1. Verilog 编程：分频2. Setup time 建立时间分析3. Isolation cell4. PAE5. ECO6. 编程乘法口诀表 表中找出区号 1234! 中有几个0专业面试：1. SoC项目简介2. 时序上遇到的问题以及解决方法, 以及congestion 解决方案3. 英文介绍SoC项目4. 家乡专业面试21. SoC项目流程2. 细致的时序问题修改方案 (1) 在 CTS
8、时遇到以及解决方案 (2) setup 和 hold violation (3) 手动修改setup 和 hold 的方法 (4) CTS 流程 (5) double space 作用 (6) congestion map 和 overflow (7) Routing 后的时序3.使用的新思的工具以及熟练程度4.家乡及个人归属问题5.为何要加入新思6.如果你只看中新思的资源，一年后你离职了怎么办？7.你在项目中交流的对象有哪些？8.你喜欢交流吗？你是个细心的人吗？9.你的个人如何？你在学校有参加过什么社团吗？或者有什么演出吗？10.你的课余生活是怎么样的？11.你的抗压力如何？如果客户不讲理怎
9、么办？如何释放压力？12.你会以问别人问题为耻吗？13.什么时候告诉老板你无法胜任工作？14.用英语自我介绍专业面试3：1. 用Verilog 编ALU2. SoC的IO选择及排列？电源规划及整个SoC项目介绍，手动修hold的方法3. tcl编程4. 智力题，9个球，里面有一个重一些或者轻一些，用天平找出最重的那个，计算需要几次？（最好情况下）专业面试4：1. 分析试卷，延伸细节2. 引导出你想出的方案3. 分析1024！中有几个0的解决方案？4.英文自我介绍5.是否熟悉ICC？HR面试1. 谈谈工作对你意味着什么？2. 除新思之外，其他意向？3. 为什么要选新思？4. 英文自我介绍2023
10、.9.12 Marvell Central Engineer 1. 项目上的问题，对照简历，讲讲你自己的设计的模块，模块的内部结构，各个模块是怎么设计的？期间会交叉性的问一些问题，比如，异步时钟设计，同步复位，异步复位，等等。所以一定要把简历上写的项目上的事情弄清楚。 (1). 异步时钟的设计 (2). 同步复位异步复位 (3). 设计流程以及设计方法2. DFV的工程师问了一些问题 (1). C语言的程序中执行的第一个函数是什么？是main函数吗？ (2). DFV是什么？你是怎么理解的？ (3). C语言编译成的可执行文件有哪几部分组成？ (4). 静态变量与局部变量的区别？以及各自的特点
11、？Marvell1个半小时，3人：IP Designer,Verification Engineer,小bossIP Designer：项目简介设计模块测试向量如何生成，如何验证所设计模块功能是否正确插曲：Verification Engineer职责,考虑对于模块可能出现的各种情况，设计对应的电路进行测试，据此判断模块的可靠性并指出可能存在的问题。例：设计case使模块进入异常状态，而模块能从异常状态中恢复或给出相应的中断信号，则证明设计可行。Coverage 100%，工业级RTL代码要求每一句都能被执行到。setup与hold time的定义，如出现无法收敛的情况应如何处理set fal
12、se path的目的异步信号的交互问题Verification Engineer：要求介绍通信系统中同步的概念和处理方法，针对性提出问题用于同步和信道估计的训练序列为何放置在帧头，提出gsm中训练序列位于帧中间的例子，要求作出你认为合理的解释再一次讲解了Verification的工作内容，不仅要熟悉verification的内容，对于IP的设计方法也应有一定了解。进入公司后这两方面的工作都会有接触。小boss：介绍自己的职场规划和目标，对公司的一些看法聊天IBM: 1. 芯片的功耗，降低功耗的办法。2. 芯片能跑的时钟，设计以及RTL coding的时候，怎么确保设计的模块能跑到那样的时钟。3
13、. C+，C，java，以及面向过程和面向对象的区别。4. C中，指针和引用的区别。5. 设计16bit的加法器（乘法器）怎么设计。IBM 孙毛：加法器的种类；门控时钟的结构：奇数分频和小数分频Marvell_celluer1.用NAND2实现OR32.用verilog实现1.5分频3.异步fifo结构4.BIST外围电路5.有1024个16bit有符号数据，从中得到最大的8个数，并且这8个数的顺序不要求，用电路实现6.一个简单电路，写出基本的综合脚本Marvell电面1 电面的主要有两个人，一个人问我基带，主要是design的方面；另一个问我SOC的项目的问题，主要是verification
14、方面；2 电面的问题主要是做过的项目，譬如基带的整体框架，接收机有哪些组成，同步是怎么实现的，fifo是同步还是异步的，spi的问题（这个问题卡住了，然后就没有然后了）；3 SOC的问题主要是chip verification的流程，怎么保证DMA的工作的正确性，当配置错误但结果仍正确时，怎么查错，还有些比较高端的问题，譬如有什么更自动化更能减少体力活的办法来进行验证，或者我们要做好一款芯片，投入市场，要做好哪些方面的工作。4 最后提到了，是否呆在南京，晚些时候可能会有去上海的面试通知的答复。Marvell面试面试官1：1.阻塞，非阻塞+delay2.matlab，verilog写bit2sy
15、m模块3.序列检测器状态图.面试官2：1.异步fifo深度的计算2.最简单二分频电路，并计算最大频率，并有时钟抖动和偏移的情况下3.全加器的逻辑表达式4.FPGA原理，怎么实现可编程的5.跨时钟域，使用握手信号时面试官3：1.buffer，coms搭buffer，为什么能去毛刺，怎样用verilog来描述这一行为2.DC命令，Tcl命令3.DMA握手接口，为什么需要握手接口，当执行一个搬运时配置寄存器的流程4.有没有深度为1的fifo其他人：1.异步fifo的原理2.五分频电路，波形，电路实现3.最少2mux实现4mux4.状态机编码的方式有哪些5.低功耗方法6.用MOS管搭触发器，反相器，与非门，三态门NVIDIA笔试2023年1. 时序分割，不加流水级数2. 全加器3. 超前进位加法4. 以上两个哪个时序好5. 画图，异步复位6. 比较区别5 a=b, a=#5
