第3节 FPGA的常用配置电路

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1、第 3 节 FPGA 的常用配置电路FPGA配置电路531主串模式一一常用的FPGA配置模式1.配置单片FPGA在主串模式下，由FPGA的CCLK管脚给PROM提供工作时钟，相应地PROM在CCLK 的上升沿提供将数据从DO管脚送到FPGA的DIN管脚。无论PROM芯片类型（即使 其支持并行配置），都只利用其串行配置功能。例如Spartan3E单片FPGA的主串配置 电路如图 5-12所示。图 5-12 Soartan-3E 主从模式配置电路1）信号管脚说明其中要注意3类管脚的连接方式:首先,模式选择管脚M2:0 在配置过程中或者INIT_B 变高时，必须设置为全0,当FPGA的输出管脚DON

2、E变高后，模式配置管脚可以作为 普通I/O管脚使用；其次，HSWAP管脚的输入电平在器件配置阶段必须保持不变，可 以拉低使能FPGA所有I/O管脚的上拉电阻，也可以拉高去掉FPGA所有I/O管脚的上 拉电阻，当FPGA配置完毕，输出信号DONE变高后，可以作为普通I/O管脚使用； 最后，FPGA的DOUT管脚仅在多芯片配置时有效，在单芯片配置中悬空。(1)对图5-12中FPGA芯片各个管脚的功能和配置进行简单介绍，如表5-5所示。表 5-5 主串模式下 FPGA 配置管脚说明(2)必须要掌握从设备PROM的管脚信号。下面对图5-12中PROM芯片各个管脚的 功能和配置进行简单介绍，如表5-6

3、所列。表 5-6 主串模式下 PROM 配置管脚说明主串配置电路最关键的3点就是JTAG链的完整性、电源电压的设置以及CCLK信号的 考虑。只要这3步任何一个环节出现问题，都不能正确配置PROM芯片。(1)JTAG链的完整性FPGA和PROM芯片都有自身的JTAG接口电路，所谓的JTAG链完整性指的是将JTAG 连接器、FPGA、PROM的TMS、TCK连在一起，保证从JTAG连接器TDI到其TDO之 间，形成JTAG连接器的“TDI (TDITDO)(TDITDO) JTAG连接器TDO”的闭合回路，其中(TDITDO)为FPGA或者PROM芯片自身的一对输入、输出管脚。图 5-12中配置电

4、路的JTAG链从连接器的TDI到FPGA的TDI，再从FPGA的TDO到PROM 的TDI，最后从PROM的TDO到连接器的TDO,形成了完整的JTAG链，FPGA芯片 被称为链首芯片。也可以根据需要调换FPGA和PROM的位置，使PROM成为链首芯 片。2)电源适配性 如图5-13所示，由于FPGA和PROM要完成数据通信，二者的接口电平必须一致，即 FPGA相应分组的管脚电压Vcco_2必须和PROM Vcco的输入电压大小一致，且理想值 为2.5V，这是由于FPGA的PROG_B和DONE管脚由2.5V的Vccaux供电。此外，由 于JTAG连接器的电压也由2.5V的Vccaux提供，因

5、此PROM的VCCJ也必须为2.5V。 因此，如果接口电压和参考电压不同，在配置阶段需要将相应分组的管脚电压和参考 电压设置为一致；在配置完成后，再将其切换到用户所需的工作电压。当然,FPGA和 PROM也可以自适应3.3V的I/O电平以及JTAG电平，但需要进行一定的改动，即添 加几个外部限流电阻，如图5-13所示。在主串模式下，XCFxxS系列PROM的核电压 必须为3.3V，XCFxxP系列PROM的核电压必须为1.8V。图5-13 3.3V的JTAG配置电路示意图图5-13中的RSER、RPAR这两个电阻要特别注意。首先，RSER= 68Q将流入每个输 入的电流限制到9.5 mA；其次

6、，N = 3三个输入的二极管导通，RPAR = VCCAUX min/ NIIN = 2.375V/（3*9.5mA）=83 Q或82 Q （与标准值误差小于5%的电阻）3）CCLK 的信号完整性CCLK信号是JTAG配置数据传输的时钟信号，其信号完整性非常关键FPGA配置电路 刚开始以最低时钟工作，如果没有特别指定，将逐渐提高频率。CCLK信号是由FPGA 内部产生的，对于不同的芯片和电平，其最大值如表5-7 所示。表 5-7 不同 PROM 芯片的最大配置时钟频率3）主串配置电路工作流程一般 FPGA 芯片都有两个配置触发事件：上电复位以及软件复位。不同配置模式的工作 流程基本是一致的，下

7、面对整个过程进行详细说明。（1）普通配置过程当FPGA上电后，如果核电压、参考电压以及I/O电压正确，则进入配置模式。数据首 先以 TCK的速度通过JTAG连接器的TDI管脚，进入FPGA芯片的TDI管脚。然后再 以同样的速率从FPGA的TDO管脚将配置数据送入PROM芯片的TDI管脚，此时PROM 通过其TDO向JTAG连接器的TDO环回数据，构成完整的JTAG链；又由于FPGA芯 片DONE信号为低（片选PROM芯片）、INIT_B输出电平为高（使能PROM数据输出 管脚），PROM通过DO 以 CCLK的速率将配置数据送给FPGA。第三，FPGA开始接收 配置数据，并完成CRC校验，若C

8、RC校验通过，DONE信号管脚输出高电平；若CRC 校验失败，DONE信号为低，配置过程失败，但此时FPGA并不给出任何指示，这时由 于需要在DONE管脚上添加LED以输出提示信号。最后，PROM由于CE管脚输入为 高，关闭数据输出管脚，清空地址计数器，进入休眠状态，配置结束。（2）复位配置过程当PROG_B处于低电平超过500ns时，会强制FPGA进入重配置阶段；当PROG_B信 号变高时，会清空FPGA配置存储器，并将DONE、INIT_B拉低。由于DONE信号和 PROM芯片CE信号相连，PROM片选有效。CF信号有效，将PROM内部地址计数器 清零。当清空FPGA配置存储器后，OE/R

9、ESET变高，地址累加器开始在CLK的上升沿 加1。FPGA配置结束后，DONE信号管脚输出高电平，PROM关闭数据输出管脚，清 空地址计数器，进入休眠状态。复位配置的过程如图5-14 所示。图 5-14 复位后 FPGA 配置阶段示意图2配置多片 FPGA多片FPGA的配置电路和单片的类似，但是多片FPGA之间有主(Master)、从(Slave) 之分，且需要选择不同的配置模式。两片Spartan 3E系列FPGA的典型配置电路如图 5-15所示，两片FPGA存在主、从地位之分。图5-15主从模式下两片FPGA的配置电路如果系统中有更多的FPGA芯片，只需要在后面继续添加即可，即从链首FP

10、GA获得CCLK,将芯片TCK、TMS和JTAG连接器的TCK、TMS连接在一起，最后把上一级FPGA 的TDO连接到本地TDI，并将本地TDO和JTAG连接器的TDO连在一起，构成完整 的JTAG链。当链首FPGA完成配置后，将利用其DOUT管脚为在CCLK的下降沿为后 续芯片传送配置数据，而其自身在CCLK的上升沿从PROM读取配置数据。注意：除 了链首FPGA的模式选择信号M2:0=3b000外，其余FPGA的模式选择信号 M2:0=3b111。如果多片相同FPGA配置相同的数据，可以采用图5-16所示的配置电路。图 5-16 配置数据相同的多片相同 FPGA 的配置电路532 SPI串

11、行Flash配置模式1SPI 串行配置介绍串行Flash的特点是占用管脚比较少，作为系统的数据存贮非常适合，一般都是采用串 行外设接口（SPI总线接口）。Flash存贮器与EEPROM根本不同的特征就是EEPROM 可以按字节进行数据的改写，而Flash只能先擦除一个区间，然后改写其内容。一般情 况下，这个擦除区间叫做扇区（Sector），也有部分厂家引入了页面（Page）的概念。 选择Flash产品时，最小擦除区间是比较重要的指标。在写入Flash时，如果写入的数 据不能正好是一个最小擦除区间的尺寸，就需要把整个区间的数据全部保存另外一个 存贮空间，擦除这个空间，然后才能重新对这个区间改写。

12、大多数Flash工艺更容易实 现较大的擦除区间，因此较小的擦除区间的Flash的价格一般会稍贵一些。此外，SPI 是标准的 4 线同步串行双向总线，提供控制器和外设之间的串行通信数据链路，广泛 应用于嵌入式设备中。Xilinx公司的新款FPGA都支持SPI接口。SPI总线通过4根信号线来完成主、从之间 的通信，典型的SPI系统中常包含一个主设备以及至少一个从设备，在FPGA应用场合 中，FPGA芯片为主设备，SPI串行FLASH为从设备。4个SPI接口信号的名称和功能 如表 5-8所示。表 5-8 SPI 接口信号列表一个主芯片和一个从芯片的通信接口如图M所示。FPGA通过SCLK控制双方通信

13、的时 序，在SS_n为低时，FPGA通过MOSI信号线将数据传送到FLASH，在同一个时钟周 期中，FLASH通过SOMI将数据传输到FPGA芯片。无论主、从设备，数据都是在时钟 电平跳转时输出，并在下一个相反的电平跳转沿，送入另外一个芯片。图 5-17 SPI 接口连接示意图其中SCLK信号支持不同的速率，一般常采用20MHz。通过SPI接口中的CPOL和CPHA 这两个比特定义了 4种通信时序。其中，CPOL信号定义了 SCLK的空闲状态，当CPOL 为低时，SCLK的低电平为空闲状态，否则其空闲状态为高电平；CPHA定义了数据有 效的上升沿位置，当其为低时，数据在第1个电平调转沿有效，否

14、则数据在第2个电 平跳转沿有效。其相应的时序逻辑如图M所示。图5-18a CPHA为高时SPI的总线时序示意图图 5-18b CPHA 为高时 SPI 的总线时序示意图可以通过增加片选信号SS_n的位宽来支持多个从设备，SS_n的位宽等于从设备的个 数。对于某时刻被选中的从设备和主设备而言，其读写时序逻辑和图M一样。图 5-19 多个从芯片的连接电路图SPI串行FLASH作为一种新兴的高性能非易失性存储器，其有效读写次数高达百万次, 不仅引脚数量少、封装小、容量大，可以节约电路板空间，还能够降低功耗和噪声。从功能上看，可以用于代码存储以及大容量的数据和语音存储，对于以读为主，仅有 少量擦写和写

15、入时间的应用来说，支持分区（多页）擦除和页写入的串行存储是最佳2SPI 串行 FLASH 配置电路SPI串行配置模式常用于已采用了 SPI串行FLASH PROM的系统，在上电时将配置数 据加载到FPGA 中,这一过程只需向SPI串行发送一个4字节的指令，其后串行FLASH 中的数据就像PROM配置方式一样连续加载到FPGA中。一旦配置完成，SPI中的额外 存储空间还能用于其它应用目的。1)SPI 配置电路 虽然SPI接口是标准的4线接口，但不同的SPI FLASH PROM芯片采用了不同的指令 协议。FPGA芯片通过变量选择信号VS2:0来定义FPGA和SPI FLASH的通信方式、 FPGA的读指令以及在有效接收数据前插入的冗余比特数。常用SPI FLASH与FPGA的 有效操作配置如表M所示，其余的VS2:0配置留有它用。表5-9 Xilinx芯片所支持的SPI FLASH存储器以及配置列表从整体上看来，控制SPI串行闪存比较容易，只需要使用简单的指令就能完成读取、 擦除、编程、写使能/禁止以及其它功能。所有的指令都是通过4个SPI引脚串行移位 输入的。不同型号的FP