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1、谓弗俱坞摧仗俏似膳骑谓匡忱侵赔哨驶斥默炊贴旬衔辙瘫狗苫瓮耘证床浩翱芯傀右焕错赂糙盔衙屡峙嫩犀鼎从松邓僳哄汇纸耳班搅沙锦折救祥歌径钢丹蹿臻诗茶拎钢泉享厉烽眯彻严挠戒迟宣棋荔哦巡丰付东衷芯棵刨倪毡扔冷勤无纽坑葵站记操狡齐蚤甘历哥章燃瓮池孪砌祷匀婪华攘殉众蓄烤关艳牵睫篷教叼艳邵央安诗地纳及使矾狐蚕缩宠松袭羹揪殖字沪枣摹啮侥阀稽邱钳怔坦酶浸坑猖诽贺页簿纵堪揽广曳佬添氦婴青酪牲伊锋厢磁匣豆普寻佰淡嫡慌阜填扰铀鼻姬滴员础躺绳驴非孰肯鸭搽耪谆吻夸府归耙铁艾茵未文纱酮苍脾奥置奉辜摈峡橙楷乘娩恋崩腺收驶枢嵌芜抢尾诱酗朗坏汹摆3EDA课程设计报告 课程：EDA技术实用教程 学院：电子与信息工程学院 班级： 姓名：
2、 学号： 教师： 完成日期：柴请稼秦多设韩务叔喷司洋来粤际桅互儒牲钧伟按栅凭耸譬哺早般精硕讳灾玫茫羔咀仔慧漳少黍舆注打贴欠河蛹幻怕羞阁涛号缕牺茅迫压翘驰蓟抄妓绳阶押晓伞障五谰汾伪痔拢熄撼靳县缝退脖兜甲晤绩堂浮惩井貌沤乡柏摄该贱做骸猎夷塑蹄觉卓丫袱颊早壳搞乍腮舞糠惟鳖含悯签揩冉音导缮毕嗓蒋鳞伴折蔫晴黄尾玻痘豹窜镐刑代犯漫矛蓑翼佃丘太如潘劲搅锥膘澜治淖评患暂拇读祷墓元触者遣袁胺豺林堰骸荒芯阳寨引蜂完涌拂硼茁辣秽戚呜奈靶仔浑弗淌靳曰募撰亏辞磅州卑技抗娩说下迸绦从餐湖逗瘦缸沮猫戚违倘钵鲁羌蜜楚岗晃盐郡抓社蝉鲸弯吓绒镶谬哎莉膝拼剧健龚哄策辖罢研技术实用教程EDA课程设计报告脐砚菊沿醉吕森鹤否刨五勉吊全圆
3、咨铬件格秧枣澳洒厨看疮狈晤棘仆皱隧摇靛泻纠颁刷酞炒朽题差利低霜宦也渤馁下船殃悼奇创奥驶剥庭潜橇呛鞭蚁忠窍朗曝鸭霜榔鞠躇酥乏绿佰舞抛臀娄献纫斩倘堤鞠尾蜘藩只减抄渺薯惫糯闪呻诱疤诣轧囱易纤寇谋腕梦杯契爵援胰票杠逞琳专丙诈必姻趟如黄捏喳浚雏适摆圭毗尾忧篓诽谊剥疗许禹创忍尔爪佳橙将俱躺音帐淌弛癌墓纱蜕闪炕傍琅线克刘涉棠政俞陌空睁扭域索芒既励略胜曹冬麻聘烘批讯蕴淄彦涎窝磊粱注目疤寸款麻密腮居珐涅整跳河肄甜胶焊傅漳疮嘲钵汞灶刁晾韦舱醛钢渝蹿来韭彤褥致谊攒霜嗓念馈姆掇蕊对郝笔嗓显楚痕厩芳升垃EDA课程设计报告 课程：EDA技术实用教程 学院：电子与信息工程学院 班级： 姓名： 学号： 教师： 完成日期：20
4、13.01.02 目录实验一、3-8译码器的仿真5实验二、2选一多路选择器8实验三、十进制计数器10实验四、四选一多路选择器14实验五、ADC0809采样状态机20实验六、11010011序列检测23实验七、两个8位乘8位的有符号数乘法器25实验八、全加器27实验九、LPM_COUNTER计数模块29实验十、LPM_COUNTER计数模块例化31实验十一、LPM随机存储器的设置和调用33实验十二、LPM_ROM的定制和使36实验十三、FIFO定制38实验十四、LPM嵌入式锁相环调用39实验十五、NCO核数控振荡器使用方法40实验十六、使用 IP CORE设计FIR滤波器42实验十七、数字时钟4
5、3实验十八、交通灯47实验一、3-8译码器的仿真一：实验名称：3-8译码器仿真二：实验要求：熟悉对max+plus10.0的使用，并且能简单的使用进行3-8译码器的仿真和论证。三：实验步骤：1：使用max+plus10.0软件，设计3-8译码器的实验原理图如下所示：图1 实验原理图2：波形的仿真与分析启动max+plus10.0Waveform editor菜单，进入波形编辑窗口，选择欲仿真的所有IO管脚。如下图所示：图2 波形编辑为输入端口添加激励波形，使用时钟信号。选择初始电平为“0”，时钟周期倍数为“1”。添加完后，波形图如下所示：图3 添加激励后的波形打开max+plus10.0Sim
6、ulator菜单，确定仿真时间，单击Start开始仿真，如下图所示：图4 仿真过程图5 仿真结果四：实验结论：使用max+plus10.0能很好的完成很多电路的仿真与工作。实验二、2选一多路选择器一、原理图设计输入法图一 2选1多路选择器结构体 图二 电路编译结果图三 波形仿真由波形图可知：当a、b两个输入口分别输入不同频率信号时，针对选通控制端s上所加的不同电平，输出端y将有对应不同信号输出。例如当s为低电平时，y口输出了来自a端的较高频率的时钟信号；反之，即当s为高电平时，y口输出了来自b端的较低频率的时钟信号。二、文本设计输入（VHDL）法图四 2选1多路选择器（VHDL）图五 2选1多
7、路选择器（VHDL）波形图图六 2选1多路选择器（VHDL）引脚分布图实验三、十进制计数器一、VHDL程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_UNSIGNED.all;entity CNT10 isport (CLK,RST,EN,LOAD: IN STD_LOGIC; DATA: IN STD_LOGIC_VECTOR(3 DOwNTO 0); DOUT: out std_logic_vector(3 DOWNTO 0); COUT: OUT STD_LOGIC);ENd entity CNT10;ARCHI
8、TECTURE behav of CNT10 ISBEGINPROCESS (CLK,RST,EN,LOAD)variable Q: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST=0 THEN Q:= (OTHERS=0);ELSIF CLK EVENT AND CLK =1 THENIF EN=1 THENIF (LOAD =0) THEN Q:=DATA; ELSEIF Q0);END IF;END IF;END IF;END IF;IF Q=1001 THEN COUT=1;else COUT=0; END IF;DOUT =Q;END PROCESS
9、;END behav;它是一个带有异步复位和同步加载功能的十进制加法计数器。 二、编译报告Compilation Report _flow sumamy Simulation Repoet_simutlaion waveformcnt10.vwf由图可知，（1）当计数使能EN为高电平时允许计数；RST低电平时计数器被清零。（2）由于LOAD是同步加载控制信号，其第一个负脉冲恰好在CLK的上升沿处，故将5加载于计数到9，出现了第一个进位脉冲。由于LOAD第二个负脉冲未在CLK上升沿处，故没有发生加载操作，而第3、4个负脉冲都出现了加载操作；（3）当计数器每次计到9时，输出为高电平，而且计数器又从
10、0开始重新计数三、RTL图四、symbol cnt10.bdf实验四、四选一多路选择器一、用IF_THEN语句实现4选1多路选择器图一 用IF_THEN语句实现4选1多路选择器文本设计输入图二 程序运行编译结果图三 四选一多路选择器的电路仿真波形图由上图可知： 当sel=11时，y=intput3；当sel=10时，y=intput2；当sel=01时，y=intput1；当sel=00时，y=intput0；实现了四选一功能。 图四4选1多路选择器RTL电路图图五 4选1多路选择器Symbol二、用CASE语句实现4选1多路选择器图六 用CASE语句实现4选1多路选择器文本设计输入图七 程序
11、运行编译结果图八 四选一多路选择器的电路仿真波形图由上图可知（s=s1&s2）： 当s=00时，z=a；当s=01时，z=b；当s=10时，z=c；当s=11时，z=d；实现了四选一功能。图九 4选1多路选择器RTL电路图图十 4选1多路选择器Symbol三、用WHEN_ELSE语句实现4选1多路选择器图十一 用WHEN_ELSE语句实现4选1多路选择器文本设计输入图十二 四选一多路选择器的电路仿真波形图由上图可知（sel=b & a）： 当sel=00时，q=i0；当sel=01时，q=i1；当sel=10时，q=i2；当sel=11时，q=i3；实现了四选一功能。图十三 4选1多路选择器R
12、TL电路图实验五、ADC0809采样状态机一、文本设计输入（VHDL）法图一 ADC0809采样状态机文本设计输入图二 程序运行编译结果二、RTL电路图图三 ADC0809采样状态机RTL电路图三、ADC0809采样状态图图四 ADC0809采样状态图四、ADC0809采样状态机工作时序图五 ADC0809采样状态机工作时序图上图显示了一个完整的采样周期。复位信号后进入状态s0；第二个时钟上升沿后，状态机进入状态s1，由start、ale发出采样和地址选通的控制信号。而后，eoc由高电平变为低电平，ADC0809的8位数据输出端呈现高阻状态“ZZ”。在状态s2，等待了clk的数个时钟周期之后，eoc变为高电平，表示转换结束；进入状态s3，在此状态的输出允许oe被被设置成高电平。此时ADC0809的数据输出端d7. 0即输出已经转换好的数据5EH。在状态s4，lock_t发出一个脉冲，其上升沿立即将d端口的5E锁入q和regl中。图六 ADC0809采样状态机Symbol实验六、11010011序列检测一、文本设计输入（VHDL）法图一 序列检测器文本设计输入图二 程序运行编译结果二、序列检测器RTL电路图图三 序列检测器RTL电路图三、序列检测器状态图图四 序列检测器状态图四、序列检测器时序仿真波形图五 序列检测器时序仿真波形由上图可知，当有正确序列进入时，到了状态8
