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1、 武汉理工大学专业课设说明书 目录1 DDS技术的基本原理12.1 DDS结构12.2 DDS数学原理52 总体设计方案731系统设计原理732总体设计框图83 系统的硬件设计83.2 DDS芯片的选择及与单片机之间的通信83.3 单片机（AT89S52）控制电路113.4 液晶显示模块143.5 低通滤波器的设计164 信号发生器的软件设计174.1 程序流程图174.2 键盘扫描流程图194.3 LCD的显示215部分系统的仿真和调试216 系统的程序代码257设计心的及体会328 参考文献331 DDS技术的基本原理2.1 DDS结构1971年，美国学者J.Tierney等人撰写的“A
2、Digital Frequency Synthesizer”-文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新组成原理。限于当时的技术和器件产，它的性能指标尚不能与已有的技术相比，故没受到重视。近几年间，随着微电子技术的迅速发展，直接数字频率合成器（Direct Digital Frequency Synthesis简称DDS或DDFS）得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。具体体现在相对带宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的
3、性价比。DDS是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。直接数字频率合成器（Direct Digital Synthesizer）是从相位概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器和低通滤波器（LPF）构成。DDS的原理框图如下所示：StSnN位波形控制字WN位频率控制字K相位控制字P图2.1 DDS原理框图其中K为频率控制字、P为
4、相位控制字、W为波形控制字、fc为参考时钟频率，N为相位累加器的字长，D为ROM数据位及D/A转换器的字长。相位累加器在时钟fc的控制下以步长K作累加，输出的N位二进制码与相位控制字P、波形控制字W相加后作为波形ROM的地址，对波形ROM进行寻址，波形ROM输出D位的幅度码S(n)经D/A转换器变成阶梯波S(t)，再经过低通滤波器平滑后就可以得到合成的信号波形。合成的信号波形形状取决于波形ROM中存放的幅度码，因此用DDS可以产生任意波形。这里我们用DDS实现正弦波的合成作为说明介绍。2.1.1 频率预置与调节电路K被称为频率控制字，也叫相位增量。DDS方程为：f0=fCLK/2n，f0为输出
5、频率，fc 为时钟频率。当K=1时，DDS输出最低频率（也即频率分辨率），为fc/2n,而DDS的最大输出频率由Nyquist采样定理决定，即fc/2，也就是说K的最大值为2N-1。因此，只要N足够大，DDS可以得到很细的频率间隔。要改变DDS的输出频率，只要改变控制字K即可。2.1.2累加器 fc频率控制字相位量化序列图2.2 累加器框图相位累加器由N位加法器与N位寄存器级联构成。每来一个时钟脉冲fc，加法器将频率控制字K与寄存器输出的累加相位数据相加，再把相加后的结果送至寄存器的数据输入端。寄存器将加法器在上一个时钟作用下继续与频率控制字进行相加。这样，相位累加器在时钟的作用下，进行相位累
6、加。当相位累加器累加满时就会产生一次溢出，完成一个周期性的动作。2.2.3 控制相位的加法器通过改变相位控制字P可以控制输出信号的相位参数。令相位加法器的字长为N，当相位控制字由0跃变到P（P0）时，波形存储器的输入为相位累加器的输出与相位控制字P之和，因而其输出的幅度编码相位会增加P/2N，从而使最后输出的信号产生相移。2.2.4 控制波形的加法器通过改变波形控制字W可以控制输出信号的波形。由于波形存储器中的不同波形是分块存储的，所以当波形控制字改变时，波形存储器的输入为改变相位后的地址与波形控制字W（波形地址）之和，从而使最后输出的信号产和相移。2.2.5 波形存储器用相位累加器输出的数据
7、作为波形存储器的取样地址，进行波形的相位一幅值转换，即可在给定的时间上确定输出的波形的抽样幅值。N位的寻址ROM相当于把0360的正弦信号离散成具有2N个采样值的序列，若波形ROM有D位数据位，则2N个样值的幅值D位二进制数值固化在ROM中，按照地址的不同可以输出相应相位的正弦信号的幅值。相位幅度变换原理图如下图所示：地址相位量化序列波形幅度量化序列（数据） 图2.3 相位幅度变换原理图2.2.6 D/A转换器D/A转换器的作用是把合成的正弦波数字量转换成模拟量。正弦幅度量化序列S(n)经D/A转换后变成了包络为正弦波的阶梯波S(t)。需要注意的是，频率合成器对D/A转换器的分辨率有一定的要求
8、，D/A转换器的分辨率越高，合成的正弦波S(t)台阶数就越多，输出的波形的精度也就越高。2.2.7 低通滤波器 对D/A输出的阶梯波S(t)进行频谱分析，可知S(t)中除主频fo外，还存在分布在fc,2fc等等的两边fo处的非谐波分量，幅值包络为辛格函数。因此，为了取出主频f0,必须在D/A转换器的输出端接入截止频率为fc/2的低通滤波器。2.2 DDS数学原理设有一频率为的余弦信号：现在以采样频率对进行采样，得到的离散序列为： 其中为采样周期。对应的相位序列为 从上式可以看出相位序列呈线性，即相邻的样值之间的相位增量是一个常数，而且这个常数仅与信号的频率有关，相位增量为：因为信号频率与采样频
9、率之间有以下关系： 其中与为两个正整数，所以相位的增量也可以完成：由上式可知，若将的相位均匀的分为等份，那么频率为的余弦信号以频率采样后，它的量化序列的样品之间的量化相位增量为一个不变值。根据上述原理可以构造一个不变量为量化相位增量的量化序列： 然后完成从到另一个序列的映射，由构造序列： 公式（21）公式（2-1）是连续信号经采样频率为采样后的离散时间序列，根据采样定理，当时，经过低通滤波器平滑后，可唯一恢复出。 可见，通过上述变换不变量将唯一的确定一个单频率模拟余弦信号： 该信号的频率为： 公式（22）公式（22）就是直接数字频率合成（DDS）的方程式，在实际的DDS中，一般取，于是DDS方
10、程就可以写成： 公式（23）根据公式（23）可知，要得到不同的频率只要通过改变的具体数值就可以了，而且还可以得到DDS的最小频率分辨率（最小频率间隔）为当时的输出频率：可见当参考频率始终一定是，其分辨率由相位累加器的位数决定，若取，则，即分辨率可以达到，这也是最低的合成频率，输出频率的高精度DDS的一大优点。由奈奎斯特准则可知，允许输出的最高频率，即，但实际上在应用中受到低通滤波器的限制，通常，以便于滤波镜像频率，一般：由此可见DDS的工作频率带较宽，可以合成从直流到的频率信号，同时它的输出相位连续，频率稳定度高。2 总体设计方案31系统设计原理本文提出的采用DDS作为信号发生核心器件的全数控
11、函数信号发生器设计方案， 根据输出信号波形类型可设置、输出信号幅度和频率可数控、输出频率宽等要求，选用了美国A/D公司的AD9850 芯片，并通过单片机程序控制和处理AD9850的32位频率控制字， 再经放大后加至以数字电位器为核心的数字衰减网络， 从而实现了信号幅度、频率、类型以及输出等选项的全数字控制。本系统主要由单片机、DDS直接频率信号合成器、数字衰减电路、真有效值转换模块、A/D转换模块、数字积分选择电路等部分组成。单片机AT89S52是整个系统关键部分，通过对键盘进行扫描读入相位信息，经转换后输出到芯片AD9850，输出波形。键盘输入的数字信息经AT89S52控制的LCD1602显
12、示32总体设计框图系统构成如下图3.1所示。LCD1602键盘单片机AD9850低通滤波器信号输出图3.1 系统框图3 系统的硬件设计因为本课题的功能电路与相关部件较多，为了便于研制期间的调试与最终成品的产业化，所以系统的最后实现采用了模块化的思想，即先把各个相关的电路与部件做成相互独立的分离模块，而系统的功能则是通过各模块间的级联来完成的。下面将分别叙述各功能模块及其中所用到的器件、电路以及在系统设计、调试过程中应该注意的问题。3.2 DDS芯片的选择及与单片机之间的通信信号的产生与控制部分电路由DDS片AD9851与单片机AT89S52组成， 用户通过键盘输入的信号要求被AT89S52接收
13、，并经其处理后将计算出的控制字传送给AD9851，由AD9851产生频率幅度可控的信号。下面以AD9851芯片为中心加以讨论。3.2.1 DDS芯片选择及引脚图本系统采用了美国模拟器件公司生产的高集成度产品 AD9851 芯片。AD9851 是在 AD9850 的基础上，做了一些改进以后生成的具有新功能的 DDS 芯片。AD9851 相对于 AD9850 的内部结构，只是多了一个 6 倍参考时钟倍乘器，当系统时钟为 180MHz 时，在参考时钟输入端，只需输入 30MHz 的参考时钟即可。AD9851 是由数据输入寄存器、频率/相位寄存器、具有 6 倍参考时钟倍乘器的 DDS 芯片、10位的模
14、/数转换器、内部高速比较器这几个部分组成。其中具有 6 倍参考时钟倍乘器的 DDS 芯片是由 32 位相位累加器、正弦函数功能查找表、D/A 变换器以及低通滤波器集成到一起。这个高速 DDS 芯片时钟频率可达 180MHz， 输出频率可达 70 MHz，分辨率为 0.04Hz。AD9851采用28引脚的SSOP表面封装，其引脚排列如图3-5所示，各引脚定义如下：D0D7：8 位数据输入口，可给内部寄存器装入 40 位控制数据。PGND：6 倍参考时钟倍乘器地。PVCC：6 倍参考时钟倍乘器电源。W-CLK：字装入信号，上升沿有效。FQ-UD：频率更新控制信号，时钟上升沿确认输入数据有效。FREFCLOCK：外部参考时钟输入。 CMOS/TTL 脉冲序列可直接或间接地加到 6 倍参考时钟倍乘器上。在直接方式中，输入频率即是系统时钟；在 6 倍参考时钟倍乘器方式，系统时钟为倍乘器输出。 AGND：模拟地。AVDD：模拟电源(+5)。 DGND：数字地。 DVDD：数字电源(+5)。 RSET、DAC：外部复位连接端。 VOUTN：内部比较器负向输出端。 VOUTP：内部比较器正向输出端。
