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1、串行通信电路的设计1串行通信电路1.1设计目的（1）掌握串行通信电路的构成、原理与设计方法；（2）熟悉QuartusII的仿真方法。1.2基本要求（1）发方实现8bit码字的并串转换，使用单一电缆发送信号，收方实现串并转换后输出；（2）并行输出端的8bit寄存器；（3）收方数据是否已准备好指示输出端。1.3发挥部分（1）加密通信；（2）串行发/收端口FIFO缓存；（3）发/收方奇偶校验位生成/检测；（4）其他。2设计过程及论文的基本要求2.1设计过程的基本要求：（1）基本部分必须完成，发挥部分可以在已给的范围或自己寻找资料的范围内任选；（2）符合要求的设计报告一份，其中包括逻辑电路图、实际接线
2、图各一份；（3）设计题目必须仿真通过，设计过程的资料草稿上交；（4）成绩的组成：考勤、每天任务的完成工作量、答辩情况、报告；2.2课程设计论文的基本要求：（1）蓝黑色或黑色钢笔或碳素笔书写，不允许用圆珠笔。项目齐全、字迹工整，有条件的可以打印。（2）装订顺序：封面、任务书、成绩评定表、中文摘要、关键词、目录、正文（正文的具体要求按老师讲课要求）、总结及致谢、参考文献、附录（逻辑电路图与实际接线图）。中文摘要串行通信电路是为了实现数据传输的方便而设计的一种电路，将八位数据通过八位加法器使要传送的数据同时加上一个数，而这个数是通过两片计数器组成的时钟电路实现的，并且此时钟电路不断的对输入数据进行加
3、法运算，实现数据的加密计算。并行变串行是通过数据选择器使八位的加密数据通过74151实现数据的串行传送，从而实现电路的功能。串行数据变并行数据，将串行数据送到移位寄存器中，控制移位寄存器的时钟脉冲，使数据能够从移位寄存器的八个输出端口输出，但一定要控制好当移位寄存器有时钟脉冲作用时，所选出的数据恰好是加密后的八位并行数据，为后面的解码部分做准备。解密电路是利用时钟电路和加法器。不过，是将加法器的CIN端置高电平，实现的是减法运算，还有就是时钟电路输出的要是加密时钟输出数据的反码，这样才能实现数据的解密。另外，数据解密是解密时钟电路的CP脉冲一定要和加密时钟脉冲的CP脉冲一致，才能确保电路的正确
4、性。数据输出电路的设计是将解密电路解密后的数据，送到寄存器中。控制寄存器的脉冲实现数据的输出。数字电子技术的迅速发展，为人们的文化、物质生活提供了优越的条件，空调、电子计算机等，都是典型的技术应用实例。计算机的普及，为大学生提供很好的学习平台。经过对数字电子技术基础一学期的学习，掌握了一些理论上的知识。而课程设计正好帮我们好好的整理和实践了这些知识。目录课程设计任务书I数字电子技术 课程设计成绩评定表III中文摘要IV1 设计任务描述11.1设计题目：串行通信电路11.2设计要求：11.2.1设计目的：11.2.2基本要求：11.2.3发挥部分：12 设计思路23设计方框图34 各部分电路设计
5、及调试44.1并行数据加密44.2加密数据并行变串行模块44.3串行变并行电路设计54.4解密电路64.5数据输出电路75 串行通信电路过程分析85.1串行通信电路的总电路图85.2电路图的工作过程分析85.2.1并行数据加密工作过程分析85.2.2数据变换为串行数据电路工作过程分析95.2.3串行变并行电路的工作过程分析95.2.4解密电路电路的工作过程分析105.25输出电路的工作过程分析106 元器件清单127 主要元器件介绍13小结16致谢17参考文献18附录A 串行通信总电路191 设计任务描述1.1设计题目：串行通信电路1.2设计要求：1.2.1设计目的：（1）掌握串行通信电路的构
6、成、原理与设计方法；（2）熟悉QuartusII的仿真方法。1.2.2基本要求：（1）发方实现8bit码字的并串转换，使用单一电缆发送信号，收方实现串并转换后输出（2）并行输出端的8bit寄存器；（3）收方数据是否已准备好指示输出端。1.2.3发挥部分：（1）加密通信。2 设计思路根据此次课程设计的目的，串行通信电路是将8bit的并行数据通过加密等过程，进行串行输送，在进行解码和串行数据变并行数据，最后输出。我的设计思路就是：（1）加密模块：将八位数据通过八位加法器使要传送的数据同时加上一个数，而这个数是通过两片计数器组成的时钟电路实现的，并且此时钟电路不断的对输入数据进行加法运算，实现数据的
7、加密计算。（2）并行变串行：并行变串行是通过数据选择器使八位的加密数据通过74151实现数据的串行传送，从而实现电路的功能。（3）串行数据变并行数据的电路设计思路是，将串行数据送到移位寄存器中，控制移位寄存器的时钟脉冲，使数据能够从移位寄存器的八个输出端口输出，但一定要控制好当移位寄存器有时钟脉冲作用时，所选出的数据恰好是加密后的八位并行数据，为后面的解码部分做准备。（4）解密模块：解密电路是利用时钟电路和加法器。不过，是将加法器的CIN端置高电平，实现的是减法运算，还有就是时钟电路输出的要是加密时钟输出数据的反码，这样才能实现数据的解密。另外，数据解密是解密时钟电路的CP脉冲一定要和加密时钟
8、脉冲的CP脉冲一致，才能确保电路的正确性。（5）数据输出电路的设计是将解密电路解密后的数据，送到寄存器中。控制寄存器的脉冲实现数据的输出。以上为串行通信电路的设计思路。3设计方框图数据输入加密电路加密后的并行数据数据选择器加密的串行数据数据分配器并行数据解密电路输出数据4 各部分电路设计及调试4.1并行数据加密数据加密模块设计如图4.1所示：图4.1 数据加密模块设计电路 数据加密模块的设计思路是：利用八位加法器和两片74161组成的多位计数器，不断的在输入数据上加数，进而达到对输入数据进行加密的效果，使并行数据能够加密后输出。4.2加密数据并行变串行模块并行变串行模块设计如图4.2所示：图4
9、.2 并行变串行模块设计电路 并行变串行电路设计主要利用了74151 数据分配器和 74161 计数器完成。数据分配器将八位加法器加密过的八位数据，依次分配，进而达到串行传输的目的。具体过程是将74161 设置重置端，当计数器计数到七的时候，重置端有效，将并行数据按DO,D1,D2,D3,D4,D5,D6,D7的顺序串行从Y输出。4.3串行变并行电路设计串行数据变并行数据的电路设计思路是，将串行数据送到移位寄存器中，控制移位寄存器的时钟脉冲，使数据能够从移位寄存器的八个输出端口输出，但一定要控制好当移位寄存器有时钟脉冲作用时，所选出的数据恰好是加密后的八位并行数据，为后面的解码部分做准备。 串
10、行变并行电路设计如图4.3所示图4.3 串行变并行数据电路设计图4.4解密电路解密电路如图4.4所示图4.4 解密电路图解密电路是利用时钟电路和加法器。不过，是将加法器的CIN端置高电平，实现的是减法运算，还有就是时钟电路输出的要是加密时钟输出数据的反码，这样才能实现数据的解密。另外，数据解密是解密时钟电路的CP脉冲一定要和加密时钟脉冲的CP脉冲一致，才能确保电路的正确性。4.5数据输出电路数据输出电路的设计是将解密电路解密后的数据，送到寄存器中。控制寄存器的脉冲实现数据的输出。输出电路的电路图，如图4.5所示。图4.5 数据输出电路5 串行通信电路过程分析5.1串行通信电路的总电路图图5.1
11、串行通信电路总电路图5.2电路图的工作过程分析本次设计的电路是串行通信电路，该电路实现的是将八位数据变为串行数据进行传输，最后变回并行数据输出。其中实现了时钟加密通信。.5.2.1并行数据加密工作过程分析首先，输入八位数据，假设为10101010，然后两片74161组成的时钟电路对输入的八位数据进行加密。仿真结果如下：图5.2.1数据加密仿真结果 此仿真结果是利用时钟脉冲将八位的输入数据加密后的数据结果。5.2.2数据变换为串行数据电路工作过程分析八位数据加密后由数据选择器变换为串行的数据，此过程电路的仿真结果如下：图5.2.2 变换为串行数据电路仿真结果5.2.3串行变并行电路的工作过程分析
12、这部分模块可以说是整个电路的核心所在，此部分电路是将串行数据又变回了并行数据，此模块实现的方法是利用移位寄存器的原理实现的，为后面的解密做好基础。次模块的仿真结果如下：图5.2.3 串行变并行数据输出仿真图5.2.4解密电路电路的工作过程分析解密电路是根据数据分配器输出的八位数据分配器，时钟电路和加法器组成的解密电路实现。此模块的仿真结果如图：图5.2.4 解密电路仿真结果图5.25输出电路的工作过程分析输出电路所实现的是数据的输出，和加密前的数据完全相同。实现此功能利用了寄存器。仿真结果如图所示。图5.2.5 输入与输出结果图6 元器件清单序号元器件名称型号数量1数据选择器741511片2计数器741615片3移位寄存器741641片4寄存器743741片5八位全加器8ffadd2片6非门NOT9个7二输入与非门Nand22个7 主要元器件介绍7.1数据选择器741517.1.1引脚图7.1.2功能表表7.1.2 74HC151的功能表输 入输 出使能选 择 HLLLLLLLL L L LL L HL H LL H HH L LH L HH H LH H HL HD0 D1 D2
