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1、精品资料实验3触发器及其应用、实验目的1、掌握基本RS、JK、D和T触发器的逻辑功能2、掌握集成触发器的逻辑功能及使用方法3、熟悉触发器之间相互转换的方法、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和0；在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件， 是构成各种时序电路的最基本逻辑单元。1、基本RS触发器图5 81为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“07置1”和“保持”三种功能。通常欣为置1端，因为S = 0 (R=1)时触发器被置“1； R为置0端，因为
2、R=0 (S=1)时触发器被 置0；当S= R= 1时状态保持；S= R= 0时，触发器状态不定，应避免此种情况发生， 表5-8-1为基本RS触发器的功能表。基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。0110100111QnQn00jj图5 8 1基本RS触发器2、JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用 74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻 辑符号如图5 82所示。JK触发器的状态方程为Qn+1 = JQn+ KQn0”J和K是数据输入端，是触发器状态更新的依据，若 J、K有
3、两个或两个以上输入端时，组 成“与”的关系。Q与Q为两个互补输出端。通常把 Q = 0、Q=1的状态定为触发器图5 82 74LS112双JK触发器引脚排列及逻辑符号下降沿触发JK触发器的功能如表 5 8 2表 58 2输入输出SdRdCPJKQn+1Qn+101XXX1010XXX0100XXXjj1100QnQn1110101101011111QnQn11XXQnQn注：X任意态J一高到低电平跳变T低到高电平跳变Qn ( Qn )现态Qn+1 ( Qn+1 )次态(f)一不定态JK触发器常被用作缓冲存储器，移位寄存器和计数器。3、D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其
4、状态方程为Qn+1 = Dn,其输出状态的更新发生在 CP脉冲的上升沿，故又称为上升沿触发的边沿触发器， 触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D74LS74、四 D 74LS175、六 D 74LS174 等。图5 83为双D 74LS74的引脚排列及逻辑符号。功能如表5 8 3。14 | 1己| 1目 1J.0 |4 | 8 |通 2D 2CP 璃 2Q 24J74LS74IR? ID CP ISd IQ Q GNDH 2| 3| 4| 5| 6| 7|图5 8 3 74LS
5、74引脚排列及逻辑符号输入输出SdRdCPDQn+1Qn101XX1010XX0100XXjj11T11011T00111XQnQn表 5 8 3输入输出SdRdCPTQn+101xX110XX011J0Qn11J1Qn表 5 8 44、触发器之间的相互转换在集成触发器的产品中， 每一种触发器都有自己固定的逻辑功能。 但可以利用转换的方 法获得具有其它功能的触发器。例如将 JK触发器的J、k两端连在一起，并认它为 T端, 就得到所需的T触翁器。女他5二8(a)所示具状符方程网:QQn+1TQn + TQn(b) T触发器(a) T触发器图58 4 JK触发器转换为T、T触发器T触发器的功能如表
6、 584。由功能表可见，当 T=0时，时钟脉冲作用后，其状态保持不变；当 T=1时，时钟脉 冲作用后，触发器状态翻转。所以，若将 T触发器的T端置 1 如图5 8 4(b)所示，即 得T触发器。在T触发器的CP端每来一个CP脉冲信号，触发器的状态就翻转一次， 故称 之为反转触发器，广泛用于计数电路中。同样，若将D触发器 Q端与D端相连，便转换成 T触发器。如图5-8-5所示。JK触发器也可转换为 D触发器，如图5 86。精品资料CP图58 5 D转成T图5 86 JK转成D5、CMOS触发器(1 ) CMOS边沿型D触发器CC4013是由CMOS传输门构成的边沿型 D触发器。它是上升沿触发的双
7、D触发器，表58 5为其功能表，图587为引脚排列。输入输出SRCPDQn+110XX101XX011XXj00T1100T0000XQnVnr Qi Q& CP? K? Dj SsJCC4D13Qi Qi CPi Rl Di Si Vsh】l 可 H ；l 引e图5 8 7双上升沿D触发器精品资料(2) CMOS边沿型JK触发器CC4027是由CMOS传输门构成的边沿型 JK触发器，它是上升沿触发的双JK触发器，表5 86为其功能表，图5 8 8为引脚排列。输 入输出SdRdCPJKQn+110XxX101XXX011XXXj00T00Qn00T10100T01000T11Qn00JXXQn
8、表 5 86仁| 15 I 13I 111 iul q IVdd 如 Qa CPj Rs Ks Ja S5)CC4 027Qi QiKi Ji Si Vsa1| 2| 3| 4| 5| 6| 7| 8|图5 8 8双上升沿J K触发器CMOS触发器的直接置位、复位输入端 S和R是高电平有效，当S = 1 （或R = 1）时，触发器将不受其它输入端所处状态的影响，使触发器直接接置1 （或置0）。但直接置位、复位输入端S和R必须遵守RS = 0的约束条件。CMOS触发器在按逻辑功能工作时，S和R必须均置0。三、实验设备与器件1、+ 5V直流电源2、双踪示波器3、连续脉冲源4、单次脉冲源5、逻辑电平
9、开关6、逻辑电平显示器7、CC4027CC401174LS74四、实验内容1、测试基本RS触发器的逻辑功能按图5 81,用两个与非门组成基本 RS触发器，输入端 R、S接逻辑开关的输出插 口，输出端 Q、Q接逻辑电平显示输入插口，按表5-8-7要求测试，记录之。表 5 一 8 一 7RsQQ11 一0100一 1101 一01010一 1010011由实验内容做实验得:按图5-8-1 ,用两个与非门组成基本RS触发器输入端，按表 5-8-7测试，结果能够正确反映表5-8-1 ,为电平触发。2、测试双JK触发器CC4027逻辑功能(1)测试Rd、Sd的复位、置位功能任取一只JK触发器，Rd、Sd
10、、J、K端接逻辑开关输出插口，CP端接单次脉冲源，Q、Q端接至逻辑电平显示输入插口。要求改变 Rd, Sd (J、K、CP处于任意状态)，并在Rd =1 (Sd=0)或Sd=1 (Rd=0)作用期间任意改变 J、K及CP的状态，观察 Q、Q状态。 自拟表格并记录之。(2)测试JK触发器的逻辑功能按表5 8 8的要求改变J、K、CP端状态，观察 Q、Q状态变化，观察触发器状态更新是否发生在 CP脉冲的下降沿(即 CP由1-0),记录之。(3)将JK触发器的J、K端连在一起，构成 T触发器。在CP端输入1HZ连续脉冲，观察 Q端的变化。表 5 8 8JKCPQn+1Qn= 0Qn= 1000一 1
11、011 一001010一 1001 一001100一 1111 一001110一 1101 一001由实验内容做实验得：(1)测试Rd Sd的复位、置位功能当Rd=0 (Sd=1),任意改变J、K及CP状态，Q=0 Q=1;当Sd=0 ( Rd=1),任意改变J、K及CP状态，Q=1 Q=0;(2)测试JK触发器逻辑功能按表5-8-8要求测试并记录，触发器上升沿有效。(3)连接JK触发器的J、K端构成T触发器，在CP端输入1HZ脉冲当T=1 , Q端频率为输入信号的一半；T=0 , Q端保持原来状态。3、测试双D触发器74LS74的逻辑功能(1)测试Rd、Sd的复位、置位功能测试方法同实验内容
12、 2、1),自拟表格记录。(2)测试D触发器的逻辑功能按表5 - 8 - 9要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿(即由0T ),记录之。DCPQn + 1Qn=0Qn= 100一 1001 一00110一 1111 一001(3)将D触发器的Q端与D端相连接，构成T触发器。测试方法同实验内容 2、3),记录之。4、双相时钟脉冲电路用JK触发器及与非门构成的双相时钟脉冲电路如图5-8-9所示，此电路是用来将时钟脉冲CP转换成两相日钟脉冲 CPa及CPb,其频率相同、相位不同。分析电路工作原理，并按图5 89接线，用双踪示波器同时观察CP、CPa； CP、CPb及CPa、CP b波形，并描绘之。图5-8-9 双相时
