pcb工程师面试问题汇总

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1、pcb layout工程师的面试试题?1. PCB Layout流程、工艺要求及注意事项；2. 相关产品PCB Layout的安规规范和EMC要求；3. 标准且常用的零件封闭尺寸（如SOP-8）；4. 基本的电路知识；5. PCB的制作流程（注意及Layout流程区别）等。6. 实际操作能力（重要PCB工程师笔试题及答案一.填空1. PCB 上的互连线按类型可分为微带线和带状线2引起串扰的两个因素是_容性耦合和_感性耦合hide3.EMI的三要素：发射源传导途径敏感接收端4.10Z铜的厚度是1.4 MIL5. 信号在PCB（Er为4）带状线中的速度为:6inch/ns6. PCB的表面处理方式

2、有：喷锡，沉银，沉金等 pcb layout 工程师的工作是需要很好的耐心的，而且更需要细心。面试是 你整个求职过程中最重要的阶段。成败均决定于你面试时的表现。每个人 都能够学会怎么出色地面试，而且绝大多数的错误都可以预期并且避免， 下面这些将给你带来成功的契机。精心准备所有面试有可能需要的东西，比如文凭，身份证复印件，pcb设计简历，相片等等，绝不能在这点上让人感到你是一个不认真的人。完整地填妥公司的表格-即使你已经有简历。即使你带了简历来，很 多公司都会要求你填一张表。你愿意并且有始有终地填完这张表，会传达 出你做事正规、做事善始善终的信息。面试前先自己预演一下，尝试你会被问及的各种问题和

3、答案，即使你 不能猜出所有你可能被问的问题，但思考它们的过程会让你减轻紧张而且 在面试时心里有底。用减轻紧张的技巧来减少你的不安，深呼吸以使自己 冷静下来。公众人物有很多舒缓压力的方法会帮助你进行面试。在面试临 近时练习一下如何放松自己，譬如放慢语速，你越放松越会觉得舒适自然， 也会流露出更多的自信。留心你自己的身体语言，尽量显得精警、有活力、对主考人礼貌。用 眼神交流，在不言之中，你会展现出对对方的兴趣PADS把你碰到的每一 个人看成是面试中的重要人物，一定要对每一个你接触的人都彬彬有礼， 不管他们是谁以及他们的职务是什么，每个人对你的看法对面试来说都可 能是重要的。清楚雇主的需要，表现出自

4、己对公司的价值，展现你适应环境的能力。紧记每次面试的目的都是获聘。你必须突出地表现出自己的性格和专业能 力以获得聘请。面试尾声时，要确保你知道下一步怎么办，和雇主什么时 候会做决断。要确保你有适当的技能，知道你的优势。你怎么用自己的学历、经验、 受过的培训和薪酬和别人比较。谈些你知道怎么做得十分出色的事情，那 是你找下一份工作的关键。要让人产生好感，富于热情。人们都喜欢聘请 容易相处且为公司自豪的人。要正规稳重，也要表现你的精力和兴趣。用 你所学的 Allegro 知识。说明你的专长和兴趣。对雇主最有利的事情之一就是你热爱自己的业 务，面试之前要知道你最喜欢的工作是什么，它会给雇主带来什么利益

5、。 将你的长处转换成有关工作业绩和效益以及雇主需要的用语。如果你对自 己和工作有关的长处深信不疑的话，重点强调你能够给对方带来的好处， 在任何可能的情况下，举出关于对方需要的例子。将你所有的优势推销出 去，营销自己十分重要，包括你的技术资格，一般能力和性格优点，雇主 只在乎两点：你的资历凭证、你的个人性格。谈一下你性格中的积极方面 并结合例子告诉对方你在具体工作中会怎么做。展示你勤奋工作追求团体目标的能力，大多数主考人都希望找一位有 创造力、性格良好，能够融入到团体之中的人。你要必须通过强调自己给 对方带来的好处来说服对方你两者皆优。知道怎么回答棘手的问题，大部分的主要问题事前都可以预料到。但

6、 是，总会有些让你尴尬的问题以观察你在压力下的表现。应付这类问题的 最好情况就是有备而战，冷静地整理好思路并尽量从容回答，甚至有时候可以采用不直接回答而是间接回答的策略。不要害怕承认错误，雇主希望 知道你犯过什么错误以及你有哪些不足。不要害怕承认错误，但要坚持主 动地强调你的长处，以及你如何将自己的不足变成优势。用完整的句子和实质性的内容回答问题。紧记你的主考人都想判断出 你能为公司带来什么实质性的东西，不要只用“是的”“不是”来回答问 题。清楚自己的交际用语，对大部分的雇主而言，交际的语言技巧十分有 价值，是受过良好教养和有竞争力的标志。清楚你自己是如何交际的，并 且配合其他人一起联系你从最

7、好方向努力去展现自己。1、如何处理实际布线中的一些理论冲突的问题问：在实际布线中，很多理论是相互冲突的;例如： 1。处理多个模/ 数地的接法：理论上是应该相互隔离的，但在实际的小型化、高密度布线 中，由于空间的局限或者绝对的隔离会导致小信号模拟地走线过长，很难 实现理论的接法。我的做法是：将模/数功能模块的地分割成一个完整的 孤岛，该功能模块的模/数地都连接在这一个孤岛上。再通过沟道让孤岛 和“大”地连接。不知这种做法是否正确?2。理论上晶振及CPU的连线应 该尽量短，由于结构布局的原因，晶振及CPU的连线比较长、比较细，因 此受到了干扰，工作不稳定，这时如何从布线解决这个问题?诸如此类的 问

8、题还有很多，尤其是高速PCB布线中考虑EMC、EMI问题，有很多冲突, 很是头痛，请问如何解决这些冲突?答：1. 基本上, 将模/数地分割隔离是对的。 要注意的是信号走 线尽量不要跨过有分割的 地方(moat),还有不要让电源和信号的回流 电流路径(re turning curren t path)变太大。2. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须 满足loop gain及phase的规范，而这模拟信号的振荡规范很容易受到 干扰，即使加ground guard traces可能也无法完全隔离干扰。而且离 的太远, 地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将 晶

9、振和芯片的距离进可能靠近。3. 确实高速布线及EMI的要求有很多冲突。但基本原则是因EMI所 加的电阻电容或ferrite bead,不能造成信号的一些电气特性不符合规 范。所以，最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问 题, 如高速信号走内层。 最后才用电阻电容或 ferrite bead 的方 式, 以降低对信号的伤害。2。在高速设计中，如何解决信号的完整性问题?差分布线方式是如何 实现的?对于只有一个输出端的时钟信号线，如何实现差分布线?答：信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有 信号源的架构和输出阻抗(output impedance),走线的特性阻抗

10、，负载端 的特性，走线的拓朴(topology)架构等。解决的方式是靠端接 (termination)及调整走线的拓朴。差分对的布线有两点要注意，一是两 条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要 一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在 同一走线层(side-by-side)， 一为两条线走在上下相邻两层 (over-under) o 一般以前者side-by-side实现的方式较多。要用差分 布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输 出端的时钟信号是无法使用差分布线的。3。关于高速差分信号布线问：在pcb上靠近平行走高

11、速差分信号线对的时候，在阻抗匹配的情 况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增 大信号的衰减，影响传输距离。是不是这样，为什么?我在一些大公司的 评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离 忽远忽近，我不懂那一种效果更好。我的信号1GHz以上，阻抗为50欧姆。 在用软件计算时，差分线对也是以5 0欧姆来计算吗?还是以1 0 0欧姆来算? 接收端差分线对之间可否加一匹配电阻?答：会使高频信号能量衰减的原因一是导体本身的电阻特性 (conductor loss),包括集肤效应(skin effect),另一是介电物质的 dielectric l o s

12、 s 。这两种因子在电磁理论分析传输线效应( t ran sm i s s i o n line effec t)时，可看出他们对信号衰减的影响程度。差分线的耦合是 会影响各自的特性阻抗，变的较小，根据分压原理(voltage divider) 这会使信号源送到线上的电压小一点。 至于, 因耦合而使信号衰减的理 论分析我并没有看过, 所以我无法评论。对差分对的布线方式应该要适 当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗 (differential impedance)的值，此值是设计差分对的重要参数。需要 平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就 会不一

13、致，就会影响信号完整性(signal int egri ty)及时间延迟(ti ming delay)。差分阻抗的计算是2(Z11 - Z12)，其中，Z11是走线本身的特 性阻抗，Z12是两条差分线间因为耦合而产生的阻抗，及线距有关。所 以， 要设计差分阻抗为100欧姆时， 走线本身的特性阻抗一定要稍大于 50欧姆。 至于要大多少， 可用仿真软件算出来。4。问：要提高抗干扰性，除了模拟地和数字地分开只在电源一点连 接，加粗地线和电源线外，希望专家给一些好的意见和建议!答：除了地要分开隔离外, 也要注意模拟电路部分的电源, 如果跟 数字电路共享电源, 最好要加滤波线路。 另外, 数字信号和模拟

14、信号 不要有交错，尤其不要跨过分割地的地方(moat)。5。关于高速PCB设计中信号层空白区域敷铜接地问题问：在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号 层的敷铜是都接地好呢，还是一半接地，一半接电源好呢?答：般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线 旁敷铜时要注意敷铜及信号线的距离，因为所敷的铜会降低一点走线的特 性阻抗。也要注意不要影响到它层的特性阻抗，例如在duals tripline 的结构时。6。高速信号线的匹配问题问：在高速板(如p4的主板)layour，为什么要求高速信号线(如cpu 数据，地址信号线)要匹配? 如果不匹配会带来什么隐患?其匹配的长

15、度 范围(既信号线的时滞差)是由什么因素决定的，怎样计算?答：要求走线特性阻抗匹配的主要原因是要避免高速传输线效应(transmission line effect)所引起的反射(reflection)影响到信号完整 性(signal integrity)和延迟时间(flight time)。也就是说如果不匹配,则信号会被反射影响其质量。所有走线的长度范围都是根据时序(t iming) 的要求所订出来的。影响信号延迟时间的因素很多，走线长度只是其一。 P4 要求某些信号线长度要在某个范围就是根据该信号所用的传输模式 (common clock或 source synchronous)下算得的

16、timing margin, 分配一 部份给走线长度的允许误差。 至于， 上述两种模式时序的计算， 限于 时间及篇幅不方便在此详述，请到下列网址下载” Intel Pen tium 4Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide”。 其中 “Methodology for Determining Topology and Routing Guideline ”章节内有详述。7。问： 在高密度印制板上通过软件自动产生测试点一般情况下能 满足大批量生产的测试要求吗?添加测试点会不会影响高速信号的质量?答：一般软件自动产生测试点是否满足测试需求必须看对加测试点的 规范是否符合测试机具的要求。另外,如果走线太密且加测试点的规范比 较严,则有可能没办法自动对每段线都加上测试点,