《基于FPGA的QPSK调制解调电路设计与实现》由会员分享，可在线阅读，更多相关《基于FPGA的QPSK调制解调电路设计与实现（12页珍藏版）》请在金锄头文库上搜索。
1、基于FPGA的QPSK调制解调电路设计与实现数字调制信号又称为键控信号，调制过程可用键控的方法由基带信号对载频信号的振幅、频率及相位进行调制，最基本的方法有3种:正交幅度调制（QAM）、频移键控（FSK）、相移键控（PSK）.根据所处理的基带信号的进制不同分为二进制和多进制调制（M进制）.多进制数字调制与二进制相比，其频谱利用率更高.其中QPSK（即4PSK）是MPSK（多进制相移键控）中应用最广泛的一种调制方式。1 QPSK简介QPSK信号有00、01、10、11四种状态。所以，对输入的二进制序列,首先必须分组，每两位码元一组。然后根据组合情况，用载波的四种相位表征它们。QPSK信号实际上是
2、两路正交双边带信号，可由图1所示方法产生。QPSK信号是两个正交的2PSK信号的合成，所以可仿照2PSK信号的相平解调法用两个正交的相干载波分别检测A和B两个分量,然后还原成串行二进制数字信号，即可完成QPSK信号的解调，解调过程如图2所示。图1 QPSK信号调制原理图并体图2 QPSK信号解调原理图输出2 QPSK调制电路的FPGA实现及仿真2.1 基于FPGA的QPSK调制电路方框图基带信号通过串/并转换器得到2位并行信号，四选一开关根据该数据，选择载波对应的相位进行输出，即得到调制信号，调制框图如图3所示。图3 QPSK调制电路框图系统顶层框图如下刊|“。斤囚心科 50000 MHZCf
3、iTQtacn Msd& Nomnl闻0碰（1 01Cl-I 划 二i匚阳IMBOUO 句 JD1rSiSTCydoe :注摊夬访说瓦ii 二耳 q -RPJ.铲W*而许 r厂一 i图中输入信号clk为调制模块时钟，start为调制模块的使能信号，x为基带信号，y是qpsk调制信号的输出端，carrier【3.0为4种不同相位的载波，其相位非别为0、90、180、270度，锁相环模块用来进行相位调节，用来模拟通信系统中发送时钟与接收时钟的不同步startl为解调模块的使能信号。y2为解调信号的输出端。2.2 调制电路VHDL程序程序说明信号yy载波相位载波波形载波符号“00”0f3“01”90
4、f2“10”180f1“11”270f0在quartusii下的仿真结果总体结果如下图所示局部放大图如下3QPSK解调电路的FPGA实现及仿真3.1 QPSK解调电路方框图当调制为低电平时，译码器1根据记数器输出值，送入加法器相应的数据。加法器把运算结果送到寄存器，译码器2根据寄存器数据通过译码，输出两位并行信号，该信号再通过并/串转换即可得到解调后的基带信号，调制框图如图4所示。图4QPSK解调电路框图3.2 解调电路VHDL程序libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_log
5、ic_unsigned.all;entityPL_MPSK2isport(clk:instd_logic;-系统时钟start:instd_logic;-同步信号x:instd_logic;-调制信号y:outstd_logic);-基带信号endPL_MPSK2;architecturebehavofPL_MPSK2issignalq:integerrange0to7;-计数器signalxx:std_logic_vector(2downto0);-力口法器signalyyy：std_logic_vector(1downto0);-2位并行基代信号寄存器signalyy:std_logic_
6、vector(2downto0);-寄存xx数据beginprocess(clk)beginifclkeventandclk=1thenifstart=0thenq=0;elsifq=0thenq=1;yy=xx;y=yyy(0);一把加法计数器的数据送入yy寄存器ifx=0thenxx=001;一调制信号x为低电平时，送入加法器的数据“001”elsexx=000;endif;elsifq=2thenq=3;ifx=0thenxx=xx+001;调制信号x为低电平时，送入加法器的数据“001”endif;elsifq=4thenq=5;y=yyy(1);ifx=0thenxx=xx+010;
7、法器的数据“010”endif;elsifq=6thenq=7;ifx=0thenxx=xx+011;法器的数据“011”endif;elseq=q+1;endif;endif;endprocess;process(yy)里的数据进行译码beginifclk=1andclkeventthenifyy=101thenyyy=00;基带码“00”-调制信号x为低电平时，送入加-调制信号x为低电平时，送入加-此进程根据yy寄存器-yy寄存器“101”对应elsifyy=011thenyyy=01;-yy寄存器“011”对应基带码“01”elsifyy=010thenyyy=10;-yy寄存器“010
8、”对应基带码“10”elsifyy=100thenyyy=11;-yy寄存器“100”对应基带码“11”elseyyy=00;endif;endif;endprocess;endbehav使用FPGA实现QPSK调制解调电路，多进制数字调制技术与FPGA的结合使得通信系统的性能得到了迅速的提高。系统联调的全局仿真图如下T 口 D EMKMfl WPJ CUriWLSl rirri nr& J ! i ” .，耳 4u r 4 t网 h 13CQ R 二19 H_. ._.H_ril ir .nnnn_1 n jr-rLn一n.rr -ji nmn 叩j rnnrr-.rI - . . I I
9、. . I.RnruuuuMRnnjuuuuinnjuinnjuuinnja- s. s ；. f , _ L J I- s - - - _ L _ _ ,i- CjC 1 r. _J _ i -u. . I s. ； J I 1 _ _ t1-tIRPIWi I HI 11 FTTTi TGF .fl RFHraFTiTnm fl mmrHTTTiT! rr -r-! i n- -fl u b k J L J I C , u it t J . C D b C if a . J .IrFTr fl rTmrTWmTnTTTRIR W-HTTTnTI IIP mTWWnmfTI TWTIImnn
10、nniijvimnnjuinnnnnnnnmrjinnmnrnnnnjmnnnnnnijviruwmnjijuyxuyl n.in nrJinMruuuuuuuuumJinnTifinjTnnnnjTnnJumnnniunnhnyinjTnhAhJUiniinfnn jTLn/mjmnnAnRrLjTn/LrmnnAruiJULrmjinjmrLTrLrLnjmrLnjviTLJiJUuuuLrLRrLnjmrLmTRnrL 匚irrirjrnnrnrTr L：T2n2J：n u nF LrmnrJ-Ujr_n_LfirLnfmr_ir_n;111 周 fellX-jai_m 一 jf_一 皿i 工 厂: C0DCTTDZZFIUBWOCHDZ旧?区局部放大图如下所示从仿真图中可以看到基带信号x与解调出的信号y2一致，说明解调成功。
