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1、2012-2013年海南大学信息学院EDA技术及应用考试试卷（A卷）题号一二三四五总分复核人得分评卷人时间:120分钟（2012年12月）考试形式:闭卷一、选择题（20分）1. 下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程：（B）A. 原理图/HDL文本输入f适配f综合f功能仿真f编程下载一硬件测试B. 原理图/HDL文本输入f功能仿真f综合f适配f编程下载f硬件测试C. 原理图/HDL文本输入f功能仿真f综合f编程下载ff适配硬件测试；D. 原理图/HDL文本输入f功能仿真f适配f编程下载f综合f硬件测试2. 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表
2、示转化成另一种表示的过程；在下面对综合的描述中，是错误的。A. 综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合是纯软件的转换过程，与器件硬件结构无关；D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。3. CPLD的可编程是主要基于什么结构：（D）A.查找表（LUT）；B. ROM可编程；C. PAL可编程；D. 与或阵列可编程；4. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：（C
3、）A. 硬IP；B. 固IP；C. 软IP；D. 都不是；5. 流水线设计是一种优化方式，下列哪一项对资源共享描述正确C。A. 面积优化方法，不会有速度优化效果B. 速度优化方法，不会有面积优化效果C. 面积优化方法，可能会有速度优化效果D. 速度优化方法，可能会有面积优化效果6. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是_D。A. ifclkeventandclk=1thenB. iffalling_edge（clk）thenC. ifclkeventandclk=0thenD. ifclkstableandnotclk=1then7状态机编码方式中，其中_占用触发器较多，但其实
4、现比较适合FPGA的应用A. 状态位直接输出型编码B. 顺序编码C. 一位热码编码D. 以上都不是8子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列那种方法是速度优化AA. 流水线设计B.资源共享C.逻辑优化D.串行化9.不完整的IF语句，其综合结果可实现AA. 时序电路B. 双向控制电路C. 条件相或的逻辑电路D. 三态控制电路10在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector,试指出下面那个赋值语句是错误的。(D)A. idata二“00001111”B. idata=b”0000_1111”;C.
5、 idata=X”AB”D. idata=16”01”;二、VHDL程序填空(20分)下面程序是一个10线一4线优先编码器的VHDL描述,试补充完整。LIBRARY_IEEE_;USEIEEE.STD_L0GIC_1164_.ALL;ENTITYcoderISPORT(din:INSTDLOGICVECTOR(9DOWNTO0)；output:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDcoder;ARCHITECTUREbehavOFCODERISSIGNALSIN:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(DIN)BEGINIF(
6、din(9)=0)THENSIN=1001ELSIF(din(8)=SIN=1000;ELSIF(din(7)=0)ELSIF(din(6)=0)ELSIF(din(5)=0)ELSIF(din(4)=0)ELSIF(din(3)=0)ELSIF(din(2)=0)ELSIF(din(1)=0)0)THENTHENSIN=0111;THENSIN=0110;THENSIN=0101;THENSIN=0100;THENSIN=0011;THENSIN=0010;THENSIN=0001;ELSE_SIN=“0000”ENDIFENDPROCESS；_Output二sinENDbehave;三、V
7、HDL程序改错（20分）仔细阅读下列程序，回答问题：1. 在程序中存在两处错误，试指出，并说明理由：在MAX+PlusII中编译时，提示的第一条错误为：Error:Line12:Filee:myworktestcnt4.vhd:VHDLsyntaxerror:IfstatementmusthaveTHEN,butfoundBEGINinstead12行，IF语句对应的关键字是then而非begin14行，QI是矢量，不能直接和整数1相加，需要使用重载函数2. 修改相应行的程序（如果是缺少语句请i指出大致的行数）：错误1行号：12程序改为：BEGIN改为THEN错误2行号：3程序改为：USEIE
8、EE.STD_LOGIC_UNSIGNED.ALL;LIBRARYIEEE;2345USEIEEE.STD_LOGIC_1164.ALL;ENTITYCNT4ISPORT(CLiK:INSTD_LOGIC;678)Q:OUTSTD_LOGIC_VECTOR(3DOWNTOENDCNT4;ARCHITECTUREbhvOFCNT4ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);10BEGIN11PROCESS(CLK)BEGIN12IFRISING_EDGE(CLK)begin13IFQ115THEN14Q1=Q1+1;15ELSE16Q10);17ENDIF;18E
9、NDIF;19ENDPROCESS;20Q=Q1;21ENDbhv;22四、编写VHDL程序（20分，每题10分）1.试描述一个带进位输入、输出的8位全加器端口：A、B为加数，CIN为进位输入，S为加和，C0UT为进位输出LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYADDER8ISPORT(A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);CIN:INSTD_LOGIC;COUT:OUTSTD_LOGIC;S:ENDADDER8;ARCHITECTURSIGNALTS:STD_LOGIC_VECTOR(8BEGINTS=(0&A)+
10、(0&B)S=TS(7DOWNTO0);COUT=TS(8);ENDONE;OUTSTD_LOGIC_VECTOR(7DOWNTO0);ONEOFADDER8ISDOWNTO0);+CIN;2.看下面原理图，写出相应VHDL描述ULISBEARIREEYEI.SETEDE;_LOGIC_1164.ALL;ENTITYMYCIRISPORTXIN,CLK:INSTD_LOGIC;YOUT:OUTSTD_LOGIC);ENDMYCIR;ARCHITECTUREONEOFMYCIRISBEGSIINGNALA,B,C;PBROC=ESXSIN(COLRKA);BEGINIFCLKEVENTANDCL
11、K=1A=C;C=B;ENDIF;ENDPROCESS;YOUT=C;THENENDONE;五、综合题（20分）已知状态机状态图如图（a）所示；完成下列各题:（一）已知状态机状态图如图a所示；完成下列各题:图a状态图图b状态机结构图1. 试判断该状态机类型，并说明理由。该状态机为moore型状态机，输出数据outa和输入ina没有直接逻辑关系，outa是时钟elk的同步时序逻辑。2. 根据状态图，写出对应于结构图b,分别由主控组合进程和主控时序进程组成的VHDL有限状态机描述。Libraryieee;Useieee.std_logie_1164.all;EntitymoorebisPort(e
12、lk,reset:instd_logie;);Inia:instd_logie_veetor(1downto0)Outa:outstd_logie_veetor(3downto0)Endmooreb;.ArchitectureoneofmoorebisTypemsstateis(stO,:Signalc_st,BeginProcess(clk,BeginIfreset二ElsifclkEndif;Endprocess;ProcessBeginCaseWhenmoorebis、(stO,st1,st2,st3);n_st:ms_state;reset)Teventandclk=(c_st)Whe
13、nWhenWhenthenc_st二stO;thenc_st二n_st;cstisstO二ifinaElsenst二stl;Endif;Outa=“0101”;st1二ifina=“00”Elsenst二st2;Endif;Outa=“1000”;st2二ifina=“11”Elsenst二st3;Endif;Outa=“1100”;st3二ifina=“11”Elsenst二st0;Endif;Outa=“1101”;others二n_st二st0;case;=“00”thenthenthenthennstnstnstnst二二二二st0;st1;st0;st3;WhenEnd,Endprocess;Endone;3.若已知输入信号如下图所示，分析状态机的工作时序，画出该状态机的状态转换值(c_state)和输出控制信号(out_a)；uQ-ugo.IJs.61IJIUSoI2US
