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1、VHDL七段数码管显示0到9自动循环试验报告 姓名：羅文驰 学号：100212232前言、此次实验用到七段数码显示译码器显示0到9自动循环显示，要求在单片机上只用一个七段数码管显示循环，利用了高低电频发送到不同的数码管从而实现了译码器直观的显示了数字0到9的显示。任务书、与同组队员分工合作，本人负责写程序，检查程序错误，组长沈丽婵在Quartus 上建立新文件，分配管教，下载程序，检查错误，翟国豪负责原理图仿真调试，检查错误，林国强负责硬件连接和整体的设计解说。设计要求、在单个七段数码管上自动显示0到9循环。设计目的、认识七段数码管的工作原理、学习用CASE语句等设计程序、设计方案、实验要求在
2、时钟信号的作用下，通过输入的高低电频在七段数码管中显示相应的数字，在实验中，时钟选择1KHZ的频率作为扫描时钟。设计原理、序号abcdefg显示011111100101100001211011012311110013400100114510110115610111116711100007811111118911101119硬件要求、主芯片EPM240T100C5，七段数码管。设计步骤、1、 打开Quartus ，新建一个文件，注意文件名。2、 再建VHLD FILE ，打开VHDL编辑对话框。3、 按照实验原理在对话框中编进程序。4、 编写完后保存，对程序进行编译，看程序是否存在错误。5、 在
3、编译仿真之后，进行管脚分配，注意管脚序号，分配完成后，再一次进行编译一次使管脚分配生效。6、 用数据线和串口传输线把程序下载到硬件中，观察显示现象是否和想象中符合。源程序、library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity wen is port(clk,reset:in std_logic; dis:out std_logic_vector(6 downto 0); r:out std_logic_vector(5 downto
4、 0);end wen;architecture behav of wen issignal seg7:std_logic_vector(6 downto 0);signal countnum: integer range 0 to 9;signal clk_1k: std_logic;beginr=011111;process(clk)variable cnt1:integer range 0 to 5000; variable cnt2:integer range 0 to 2500; begin if clkevent and clk=1 then if cnt1=5000 then c
5、nt1:=0; if cnt2=2500 then cnt2:=0; clk_1k=not clk_1k; else cnt2:=cnt2+1; end if; else cnt1:=cnt1+1; end if; end if;end process;process(reset,clk_1k) begin if reset=1 then if clk_1kevent and clk_1k=1 then if countnum=9 then countnum=0; else countnumseg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7=0000000;end case;end process;dis=seg7;end; 仿真调试、 管脚分配、数据处理与结果分析、0到9的显示，都是根据数码管的高低电频和时钟来控制的。当程序加载到硬件以后，把50MHZ的时钟分频为1KHZ的时钟，再把另外5个数码管屏蔽，那么就只有一个数码管显示数值了。收获和体会、当把程序写进电脑和编译出现错误的时候，是很考验耐心的时候，检查程序，纠正错误，往往都会让实验卡在中途，所以要在编写程序的时候细心对待，尽量避免错误。这次实验让我了解了七段数码的工作原理以及认识了case语句，对于以后的应用有很大帮助。
