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1、实验五数据通路的设计和验证实验目的1、通过数据通路的的设计和验证，掌握CPUK据通路的基本原理和控制信号的顺序。2、 了解QUARTUS I硬件描述语言和原理图混合输入设计的过程。3、掌握Simplest CPU的数据通路的控制方法，为控制器实验奠定基础。实验原理如图1所示是本次实验所设计的Simplest CPU的数据通路和存储器部分的原理框图， 该处理器支持的指令集如表1所示，只有4条指令。该CPU的寄存器如表2所示，数据通 路的控制信号如表2所示。表1 SimplestCPU的指令集名称实现的操作功能LD addrAC - MEMAR取存储器地址addr的数据到累加器ACST addrM
2、EMAR- AC存累加器AC数据到地址addr的存储器ADD addrAC (AC)+MEMAR累加器AC加上存储器地址addr数据JZ addr若 AC 为 0 贝U PC addr , 否则，顺序执彳丁卜条指令累加器为0则从地址addr取指令执行该处理器的存储器为64单元，编址063,通过地址总线Addr5.0进行选择；每个单 元数据宽度8位，分别通过Dout7.0和Din7.0进行数据的读写，存储器的读、写控制信 号分别为MRD和MWR。表2寄存器介绍寄存器中文名称宽度功能PC程序计数器6位存放CPU执行的下一条指令的存储器地址AR地址寄存器6位存放存储器的地址，为访问存储器提供地址信息
3、DR数据寄存器8位加法指令中提供第二个数据。IR指令寄存器2位存放取回的指令的2位操作码AC累加器8位CPU勺主要寄存器，存放源数据和结果存储器RAM 64字节卷位 reset clock mrd mwr Addr|5.J)7MRD MWR据通reset clockARIpudARlius16/ 15 .01+ AR5:0|DRloiulVDR7:1I|0臣.回Dout70 Din7.0MRDA BA R.七段码显示器j和4DRbust7PCload PCinc PChus-j PC 5:0七段码显示器i和2二 iRfuq4A ledDl ffJD2 AC7叫力ALUselACIoudAChi
4、in事标志位:kd灯D3七段码显示器不和HN” 内泡口 41图1实验使用的数据通路和存储器原理框图表3数据通路控制信号信号中文名称宽度功能mrd存储器读信号1位mrd=1:存储器在Dout7.0输出数据mwr存储器写信号1位mwr=t将Din7.0的数据写入存储器PCloadPC写信号1位PCload=1:内部总线数据写入PCPCincPC+1信号1位PCinc=1: PC寄存器的值自增1,即:PC ACALUsel=1: (AC)+内部总线数据- AC三、实验内容本实验由多个设计文件构成，并且顶层设计采用原理图输入方式，如图 2所示是本次 实验的顶层设计原理图。图中的各个模块采用verilo
5、g硬件描述语言设计，对应的模块分别 是时钟分频器Clockinput、数据通路datapath1存储器mem、显示输出display和与PC机 的输入输出调试接口 PC_InOut,对应的设计文件分别是 ClockInput.v、datapath mem.v、 display.v和 PC_InOut.v,如表 4 所示。表4本实验所用的设计文件模块文件功能顶层模块EXP5.bdf原理图设计的顶层模块时钟分频器Clockinput.v将外部输入的1MH王勺时钟信号分 频为需要的1Hz时钟仔号数据通路datapath.vCPU勺数据通路存储器mem.v64字节的存储器的设计显示器display.v
6、显示数据通路输出的数据PC调试输入输出PC_InOut.vPC端发出的控制信号和 送到PC的数据通路输出的数据,PC InOitir=d3ta_ih1 .0resetjDutzero_flagjnHP IkU ihlARloadjoutrLjln9. .UJMnvUS_OutARJnp.JOORioad.outDRJnF.DDRbusoutACjn7.jOw inF7 HllACHoad_pUtdillJrl|r .UJMLOUf _iinALUseljxrtPCto3d_GirtPCbus_putPCinjoutIRIoad.QUtmwrjDijtim:Clt：k Inputi- clkll
7、MHzckIDOIcHz 1：reset clkINcHz -dklkHz T elk 1 DOH? !dkWHz oik I Hz 1- iwt1memelk0Bout7. 0reset丹B 5. .0.ARIoadIR1 .0ARbufIf0UKIg 口rLp.JIUKD4JSAn u. .UJACload r7MACbufALltoelPCIoadPCbusPCiMIRIoadmwrmrdOBInFO：detapHthin曰2rrmudisptayelkreset ir_dal31.J)i Mrejlag PCf5.JO AR5.D DRF-Jtl ACR datip.D5 叩JJ| s
8、eg5|7.D ir1.O itn led_data(7.O| j MiiTFUf而:师一i卜马、rrtWrir1 wi-wuudiWi1!、. jr6Wi、1!1Hfih!kmgi司i im/I 111，FM，im mi，ii ii，|马11，)1 r m，W，iiriiiiiii，昏二一r3作戊、IR11.DJvWWWVWVWBiWtfWWVMWWWKMWWVMWWtfVVHiWVWWWKWni_口叮血节L=调中elkdout?.Duuerea5_.DL帅口期图2本次实验的顶层设计原理图: inst3四、实验步骤（请参考实验演示文档）1、打开QUARTUS收件，新建一个工程。2、建完工程之
9、后，新建一个原理图文件，并保存为EXP5.bdf。3、再新建一个Verilog File ,打开编辑器。4、按照实验原理和自己的想法，在编辑窗口编写 Verilog代码，请参考实验所 提供的实验代码文件。5、编写完Verilog代码后，保存起来。6、对自己编写的Verilog 代码生成符号文件“Create Symbol File from current file ”，对程序的错误进行修改。7、依次重复过程2、3、4、5依次完成表4所示的5个verilog 文件的编写和 符号文件生成。8、切换到原理图文件，按图2所示的原理图选择模块并进行连接，并保存设计。9、编译设计无误后，数码管与 FPG
10、A勺管脚连接参照表5进行引脚分配。分配 完成后，再进行全编译一次，以使管脚分配生效。表5端口管脚分配表端口名使用模块信号对应FPGA管脚说明clk数字信号源J4时钟为1MHzIR1LED指示灯D1A9指令的操作码字段IR0LED指示灯D2B9zeroLED指示灯D3A10结果0的标志位data_out7LED指示灯D5A11从存储器读取出的数据以二进制形式显示在这8个指示灯上data_out6LED指示灯D6B11data_out5LED指示灯D7F7data_out4LED指示灯D8F6data_out3LED指示灯D9E10data_out2LED指示灯D10E8data_out1LED指
11、示灯D11F12data_out0LED指示灯D12E11seg0数码管A段H3以十六进制segl数码管B段H4分别显示seg2数码管C段K5PC、AR、DR 和seg3数码管D段L5AC的值seg4数码管E段K4seg5数码管F段L3seg6数码管G段L4seg7数码管dp段M3sel0位选DEL0G4sell位选DEL1G3sel2位选DEL2F410、 用下载电缆通过JTAG 口将对应的sof文件加载到FPGA中11、 在PC机打开“ SimplestCPU数据通路控制面板”软件，并连接实验箱图3实验使用的控制面板软件12、 在连接成功之后，通过操作控制面板上对应的控制信号，观察实验结果
12、 是否与自己的数据通路的控制思想一致五、实验现象与结果该CPU的取指令和执行指令的过程如图 4所示，以控制器从存储器取指令 (fetch)为例，取指令过程依次包含 3个操作步骤，分别用fetchl、fetch2和fetch3 来表示，如表6所示。在PC端的SimplestCPU数据通路控制面板软件界面上， 在发出步骤fetchl所示的控制信号后，可以在实验箱和软件界面上观察到指示灯 和AR寄存器的值是3DH。这是存放在程序存储器地址 0的指令LD 3DH所对 应的指令的机器指令编码。表6取指令的操作顺序和控制信号(说明：表格中绿底色的表示寄存器的写控制，相继的灰底色的表示该过程由软件自动完成，不需要手动操作，PC端的软件该信号对应的按钮按下后延迟弹
