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1、本文格式为Word版，下载可任意编辑VHDL实验报告 专用集成电路试验报告 1305 01 1305 242 7 7 刘德文 试验一 开发平台软件安装与认知试验 试验内容 1 1 、 本试验以三线八线译码器 (L 741 ) ) 为例, ,在 在 Xilinx I E 9 、2 2 软件平台上完成设计电路得 L VHDL 文本输入、语法检查、编译、仿真、管脚安排与编程下载等操作。下载芯片选择 Xil n n 公司得 Coo unn r I I 系列 XC2 25 - - P P 8 208 作为目标仿真芯片、 、 用中所设计得得三线八线译码器 (LS 4 4 38) 生成一个 LS7 8 13
2、8 元件, ,在 在 X X linx I E 。2 2 软件原理图设计平台上完成 8 LS74138 元件得调用, , 用原理图得方法设计三线八线译码器 (LS74138), 实现编译, , 仿真, , 管脚安排与编程下载等操作。 源程序: libr IEE; use IEE。TD_LOGIC_1164.AL; use IEE。STD_LOGC_ITH。AL; us EE。T_LGC_UNSINED、AL; Unment the follwg lines to use the dcartions tt e - rvid fr inttiatin Xilnx primtv ponnts、 br
3、ry UNIIM; us UNISIM.Vponents。all; enty l74138 is Prt ( g1 : in tdlogi; g2 : n std_lo; np : in sd_lovtr(2 wto 0); y : out st_lgc_vector( dont 0); end s74138; arceture Beavira of ls7413 s bgin process(1,g2,inp) bgn if(g1 an 2)=1) ten i pni esac hen 00=y00000; ;100000y=1 n wen 010y00010; ;000100y=0 neh
4、 ;00010y=0 eh ;0000000y=01 nehw when 10y=000000; ;000001=y=111 nehw ;=srehto nehw ed ce; ls ;=y end if; nd roes; en Bhavir; 波形文件: : 生成元器件及连接电路 思索: : 有程序可以瞧出, 定义了三个输入端, 一个输出端、g1,g2 为使能输入端, 当全为一时, 开头执行宽度为三得输入n , 并听过程序实现三八译码器得功能、通过试验, 分别用了原理图与hdl 语言两种方式进行调试。两种方法各有优缺点。对于原理图而言, 可以清楚直观得瞧出电路各部分得构造, 但却只能在原有
5、得基础上进行链接而无法随便修改元器件功能; hd语言则可以根据实际得需求进行编写程序, 从而可以实现开发者想要实现得功能。 试验二 组合规律电路得 L VHDL 语言实现 试验内容: 1.用 用 V V L DL 语言实现优先编码器得设计并实现功能仿真 2. 用H H L L 语言实现四选一选择器得设计并实现功能仿真。 1 、优先编码器源程序 LIBRARY IEEE; E IEE。SD_LGC_1164。LL; EITY rioriecod S PT (iput:I ST_LOGIC_ECOR (7 DONO 0); :OT ST_LOGIC_VETOR (2 DOWNTO 0); EN p
6、oriyecoer; CHIECTUR tl O porityencder IS BEGIN PROCES (iu) BEN I(ipu(0)=) HE y=111; ESI(nut(1)=0) THEN =10; ELIF(nput()=0) HEN y=101; ESIF(inut(3)=) THEN y=1; ELIF(nput()=) THN =011; LSIF(nput(5)=0) THEN y=010; ELSIF(nt()=) EN y=00; ELSE y00; E F; END OCESS; ED rtl; 波形图 原理图: 2. 四选一选择器源程序: IRAY IEE;
7、USE IE.S_LOGI_164、AL; ENTTY mux4 IS ORT (ipt:N TD_LIC_VECTOR (3 DOWNTO ); a,b:N ST_LIC; :UT STD_LOIC); D mux4; ARCHITECTUR r1 OF mu4 IS SIGN se1:D_LOGIC_VECTO (1 WNTO 0); EN s=b; RCS (input,se1) EIN IF(se1=0)THN y=npt(0); ELSIF(s=0)TEN y=input(1); ESIF(se1=10)EN =iut(2); LSE nut(3); ND F; D PROCES;
8、EN rt1; 波形图 原理图 思索: 1. 优先编码器: 通过程序定义了一个八位得输入端与一个三位得输入端。首先就是通过八位得 输入端得最低 位开头推断,是 假如就是 0, 则输出为:111;是 假如就是 1, 则推断第 二位, 以此类推, 直到最终一位, 假如都不满意, 则输出:00 。 2 、四选一选择器: 一共有三个输入, 其中一个就是宽度为四得可供选择得输入端, 将一个四位给 宽度得二进制码赋值给 input 端, 通过 a 与 与 b 得输入选择n t 得输出。如b 为 为 00 时,则输出为:inpu (0), 以此类推、 试验三 时序规律电路得 L VHDL 语言试验 试验内容
9、:( 选 1) （一） 、 设计一个 0 60 进制得计数器 （二） 设计一带使能得同步复位清零得递增 8 8 位二进制计数器 （三） 设计 一带使能得异步清零复位得递增 8 8 位二进制计数器 六十进制( 异步清零) 源程序: libar iee; se eee。st_lgc_1164。al; use eee、stoic_ungnd.all; eity counte is port(cl,clear,eable:in td_logic; -ld: std_oic; -d:in st_lic_vecr(7 downto 0); :out stlgic_vector(7 dwno 0); n y
10、ounter; arcctre a_ycounter of youner i egi ROCESS (clk) VARIABL cnt :st_locvector(7 downto 0); BG IF (cEVNT AND clk = 1) THEN IF(clear ) THE nt := 0000; ELSE F(ld = 0) THE cnt := d; ELS IF(enabe = 1) HEN ct : t + 00000001; f(ct0011100)thn cn := 0000000; end if; END I; END IF; END F; END IF; qk = cnt
11、; END RES; ed a_ycunr; 波形图: 六十进制( 同步置数) 源程序: lrary ee; ue ie。std_logi_1164.all; us ieee.d_logic_usigned、al; entiy cont is pr(ck,clar,ena:n std_logic; l:i std_logi; d:n td_logi_vecor(7 dwto 0); k:out st_loc_vetor(7 downto 0); en ycunter; archtecture aycour of ycnter s begn PROCES (clk) VARBLE cnt :std_logic_ecor( dwnto ); BGIN IF (lkEENT AD ck = ) HEN IF(cear = 0) TEN cnt := 00000; ELSE IF(d = ) THE ct := ; ELSE I(nale = 1) THEN cnt := cnt 000001; if(cnt=001101)hen Ld :=1; nd if; D F; END ; EN ; ND IF;
